[发明专利]防止沟槽式功率MOS晶体管体效应的工艺制备方法

说明书

技术领域

本发明涉及一种半导体器件的制备方法，更确切的说，本发明旨在提供一种防止沟槽式功率MOS晶体管体效应的工艺制备方法。

背景技术

基于通态电阻低并且晶胞密度大、工艺更简化等优势，沟槽式功率MOS晶体管在当前的功率器件中较为流行。例如中国专利申请200510111168.0公开了一种沟槽式MOSFET的制备方法，如图1A所示，硅基体内形成有沟槽并在沟槽内制备有栅极3，其后在刻蚀形成接触孔5时，当刻蚀步骤进行到硅基体表面后，继续向下刻蚀硅基体，使接触孔5穿透源区2至位于体区1内，通常需要刻蚀硅基体的深度为当前，图示的这种接触孔穿透源区的方法已经在沟槽式功率MOS晶体管的制备过程中被业界广泛使用，理想状况下，填充在接触孔内的金属插塞可以与源区和体区实现欧姆接触，能达到源区和体区通过金属插塞保持等电位的目标，即对于N型MOSFET而言，源区和体区保持零电位，对于P型MOSFET而言，源区和体区保持高电位。

在一些强化欧姆接触的方法中，业界在制备完成接触孔5后往往会进行接触孔离子注入形成接触注入区6的步骤，如图1B所示，注入的杂质离子在类型与体区1相同，即对于N型功率MOS晶体管，接触孔掺杂离子为P型，对于P型功率MOS晶体管，接触孔掺杂离子为N型。一般形成接触注入区6时的注入能量较小，但是剂量较大，其目的在于形成金属插塞7与体区1之间的欧姆接触。

对于接触孔5向下刻蚀硅基体的深度有两方面要求，一是要求穿透源区2，以满足源区2和体区1等电位；二是要求不能刻蚀太深，以防止接触孔5过刻蚀至深入至体区1下的外延区内，因为外延区与漏端相连，以避免产生负面的高压击穿（punch through）。因此，接触孔5的深度在沟槽式功率MOS晶体管制备中的工艺窗口（process window）比较小。

一种常规的器件失效机理就是接触孔5深度不够或者源区2过厚，导致接触孔5没有穿透源区2到达体区1，例如图1C所示。这时的体区1和源区2不再等电位，MOS晶体管具有体效应（body effect），就会导致器件的源漏间击穿电压（Bvdss）降低和源漏间漏电流（Idss）增大。另外，这时金属插塞7到体区1下的外延区是PNPN结（N型MOSFET）结构或者NPNP结（P型MOSFET）结构，它比常规的体漏PN结击穿电压低，也会导致器件的Bvdss降低，严重情况下，可能导致器件失效。

本申请正是针对沟槽式功率MOS晶体管工艺制备中一种常见失效机理，即接触孔没有穿透源区而导致器件的Bvdss降低和Idss增大，提出了下述各种优选实施方式，以解决这种常见失效机理，提高工艺产品良率。

发明内容

本发明提供了一种防止沟槽式功率MOS晶体管体效应的工艺制备方法，主要包括以下步骤：a、提供一个半导体衬底，包含一底部衬底和在其上方生长的一外延层，并在外延层的顶部形成体区，以及在体区和外延层中形成沟槽和在沟槽内形成栅极；b、在体区的顶部且围绕着沟槽形成源极区；c、在半导体衬底之上形成一介电层，该介电层同时将所述栅极予以覆盖；d、在所述介电层、半导体衬底中进行刻蚀，形成贯穿该介电层并延伸至半导体衬底内的接触孔；e、利用接触孔实施掺杂物植入，形成围绕在接触孔底部的具有第一深度的一接触区；f、利用接触孔实施掺杂物植入，形成具有第二深度的一接触增进区；其中第二深度大于第一深度并且接触增进区与接触区邻接或者部分重叠；g、优选地在接触孔的底部和侧壁以及介电层上覆盖一金属阻挡层，并在接触孔内填充金属材料形成一金属插塞和在该金属插塞及金属阻挡层之上沉积一金属层。

上述的方法，所述外延层、源极区为第一导电类型，所述体区为与第一导电类型相反的第二导电类型，以及所述接触区、接触增进区均为第二导电类型。

上述的方法，所述接触增进区的掺杂浓度大于所述源极区的掺杂浓度。

上述的方法，在所述介电层、半导体衬底中进行刻蚀的步骤中，刻蚀终止在源极区中，使所述接触孔的底部位于源极区内。其一种实施方式是，所述接触区位于源极区内，及所述接触增进区位于所述源极区和体区之间，其一部分位于源极区内并保持与所述接触区联接或者部分重叠，另一部分位于体区内。其另一种实施方式，所述接触区位于所述源极区和体区之间，其一部分位于源极区内而另一部分位于体区内，所述接触增进区位于所述体区内并与接触区位于体区内的所述另一部分保持联接或者部分重叠。