[发明专利]一种射频封装结构

说明书

技术领域

本发明涉及一种射频封装结构。

背景技术

随着射频信号处理芯片发展的日益高速化，小型化，集成化，芯片中的电学隔离度问题越发凸显，成为影响芯片电学性能的重要因素。芯片的隔离度指的是射频信号泄漏到其他端口的功率与输入功率之比。实际生产中，芯片封装中的管芯和封装基板之间的电学连接主要依靠键合线或倒装焊接实现。

图1A是根据现有技术中的射频封装结构的基本结构的简图，图1B是图1A的侧视图。如图1A和图1B所示，表层地平面由两块分立的地平面101和102构成，104是封装基板的底层地平面，两层地平面之间存在有介质层103，地平面101、102与104之间通过过孔105连接。地平面由金属材料制成，用于接地。两条键合线106、107分别一端连接管芯108、109一端连接基板上的表层键合区，表层键合区通过过孔穿过介质层，与底层的地平面104相连。过孔中浇注有导电材料，因此可以使不同金属层上的电路连通。

当信号的频率较高时，键合线的电感特性不可忽略。在射频频段，键合线会向外辐射电磁场，使得键合线之间存在着电磁干扰。这些键合线之间的电磁干扰形成了芯片内部的信号泄漏路径，使得功率通过泄漏路径耦合至其他端口，从而降低了射频封装结构中的芯片之间的电学隔离度性能。

发明内容

有鉴于此，本发明提供一种射频封装结构，能够增强射频封装结构中的芯片之间的电学隔离度性能。

为实现上述目的，本发明提供以下技术方案：

一种射频封装结构，包括封装基板和两个以上管芯，所述封装基板的地平面中，至少有一层地平面内的连通部分占该层地平面总面积70%以上；所述封装基板的地平面包括如下一种或几种：封装基板的表层地平面，封装基板的介质层中的一层或多层地平面，封装基板的底层地平面。

可选地，所述封装基板上具有表层键合区；所述表层键合区通过键合线与所述管芯连接。

可选地，所述管芯以倒装焊接的方式固定在所述封装基板上。

可选地，所述封装基板上具有表层键合区，所述表层键合区通过键合线与至少一个所述管芯连接；所述封装基板上还有至少一个以倒装焊接方式固定的所述管芯。

根据本发明的技术方案，使封装基板的至少一个地平面内的连通部分占该层地平面总面积70%以上，或者优选地，将其制作成一块整体，都有助于增强射频封装结构中的芯片的电学隔离度性能。

附图说明

附图用于更好地理解本发明，不构成对本发明的不当限定。其中：

图1A是根据现有技术中的射频封装结构的基本结构的简图；

图1B是图1A的侧视图；

图2A是根据本发明实施例的一种射频封装结构的基本结构的简图；

图2B是图2A的侧视图；

图3是根据本发明实施例的另一种射频封装结构的基本结构的简图；

图4是根据本发明实施例的又一种射频封装结构的基本结构的简图；

图5是根据本发明实施例的又一种射频封装结构的基本结构的简图。

具体实施方式

以下结合附图对本发明的示范性实施例做出说明，其中包括本发明实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本发明的范围和精神。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。

在实现本发明的过程中，发明人发现，芯片中的电磁干扰主要由键合线或走线电感之间的电磁场辐射产生，而电磁场辐射的发散程度强弱与地平面的形状和位置有关，所以键合线或走线电感之间的电磁干扰强度和芯片整体隔离度与封装基板的地平面的形状和位置密切相关。所以在本实施例中，主要通过改变地平面的结构来增强芯片的电学隔离度性能。

图2A是根据本发明实施例的一种射频封装结构的基本结构的简图，图2B是图2A的侧视图。如图2A所示，封装基板表层地平面201形成一个整体，即该表层地平面是单块的连通图形。表层地平面201与底层地平面204之间通过过孔202穿过介质层203相互连接。这种表层地平面连接成一整体的封装基板与现有技术中的封装基板对键合线之间的电磁干扰影响如表1所示。

表1中的第二行是现有技术中的射频封装结构的数据，第三行是根据本发明实施例的射频封装结构的数据，其中现有技术中的射频封装结构采用类似于图1A的分立的表层地平面，现有技术中和本发明实施例中的射频封装结构中的键合线的空间形貌和空间位置完全相同。L1和L2表示两条键合线的电感值。