[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及半导体结构及其形成方法。

背景技术

随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS（Metal Oxide Semiconductor，金属-氧化物-半导体）器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。

为解决以上问题，含有高K介质层和金属栅极结构的晶体管被提出。所述含有高K介质层和金属栅极结构的晶体管采用高K（介电常数）材料代替常用的氧化硅或氮氧化硅栅介质材料，能够使晶体管尺寸缩小的同时，减小漏电流的产生，并提高晶体管的性能。

现有技术具有高K介质层和金属栅极结构的晶体管如图1所示，包括：位于半导体衬底100表面的第一介质层105，所述第一介质层105内具有暴露出半导体衬底100表面的开口（未示出）；位于所述开口的侧壁和底部表面的高K栅介质层101；位于所述高K栅介质层101表面的金属栅极层103，位于高K栅介质层101和金属栅极层103两侧的半导体衬底100表面的侧墙104；位于高K栅介质层101、金属栅极层103和侧墙104两侧的半导体衬底100内的源区106a和漏区106b。

在形成如图1所示晶体管之后，进行半导体器件的后段工艺（BEOL，Back End Of Line），使所述晶体管的源极、漏极或栅极能够与集成电路中的其他半导体器件电连接。

然而，现有的具有高K介质层和金属栅极结构的晶体管的后段工艺较为复杂，会增加工艺时间及成本。

更多含有晶体管的后段工艺的相关资料请参考公开号为US2007/0210339的美国专利文件。

发明内容

本发明解决的问题是提供半导体结构及其形成方法，改善具有高K介质层和金属栅极结构的晶体管的后段工艺，从而提高工艺效率，减少工艺成本。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有第一介质层，所述第一介质层内具有暴露出半导体衬底的第一开口和第二开口，第一开口两侧的半导体衬底内均具有第一掺杂区，所述第一开口和第二开口的底部和侧壁表面具有栅介质层，所述第一开口的栅介质层表面具有第一金属栅，所述第二开口的栅介质层表面具有第二金属栅，所述第二金属栅的顶部表面低于所述第一金属栅的顶部表面，且所述第二金属栅表面具有第三介质层，所述第三介质层的表面与第一金属栅的顶部表面齐平，且所述第三介质层相对于第一介质层具有刻蚀选择性；在所述第一金属栅、第三介质层和第一介质层表面覆盖第二介质层，所述第二介质层相对于第三介质层具有刻蚀选择性；在所述第二介质层和第一介质层内形成第四开口，所述第四开口暴露出至少一个第一掺杂区和第一金属栅的表面；在所述第四开口内形成第一接触层，所述第一接触层与第一金属栅以及至少一个第一掺杂区电连接。

相应地，本发明还提供一种半导体结构，包括：半导体衬底；位于所述半导体衬底表面具有第一介质层，所述第一介质层内具有暴露出半导体衬底第一开口和第二开口，第一开口两侧的半导体衬底内均具有第一掺杂区，所述第一开口和第二开口的底部和侧壁表面具有栅介质层，所述第一开口的栅介质层表面具有第一金属栅，所述第二开口的栅介质层表面具有第二金属栅，所述第二金属栅的顶部表面低于所述第一金属栅的顶部表面，且所述第二金属栅表面具有第三介质层，所述第三介质层的表面与第一金属栅的顶部表面齐平，且所述第三介质层相对于第一介质层具有刻蚀选择性；位于所述第一金属栅、第三介质层和第一介质层表面的第二介质层，所述第二介质层相对于第三介质层具有刻蚀选择性；位于所述第二介质层和第一介质层内的第四开口，所述第四开口暴露出至少一个第一掺杂区和至少一个第一金属栅的表面；位于所述第四开口内的第一接触层，所述第一接触层与第一金属栅以及至少一个第一掺杂区电连接。