[发明专利]包括具有镇流电阻器的MOSFET的集成电路及相应制造方法

说明书

相关申请的交叉引用

本申请要求于2012年5月9日提交的第13／467,666号美国专利申请以及于2011年6月27日提交的第61／501,507号美国临时专利申请的优先权。上述申请的公开内容通过整体引用并入本文。

技术领域

本公开总体涉及集成电路，并且更具体地涉及用于在超高压(SHV)金属氧化物半导体场效应晶体管(MOSFET)的漏极处实现电阻器以保护免受静电放电(ESD)的方法。

背景技术

本文提供的背景技术描述的目的在于从总体上呈现本公开的背景。当前署名的发明人的工作(到该背景技术部分中所描述的工作的程度)以及在提交时可能无法另外认定为现有技术的描述的各方面，既非明确地也非隐含地承认是本公开的现有技术。

器件(诸如金属氧化物半导体场效应晶体管(MOSFET))可能由于静电放电(ESD)而损坏。为了保护在集成电路(IC)中的MOSFET免受ESD，可以向IC外部地或内部地使用附加电路装置。

在IC中超高压(SHV)MOSFET占用比低功率MOSFET大得多的裸片面积。因此，在IC中添加电路装置以保护SHV MOSFET免受SED消耗IC中的附加的裸片面积，而这是不希望出现的。也就是说，在IC中没有附加ESD保护电路装置的情况下，IC中的SHV MOSFET需要保护自身免受ESD。

发明内容

集成电路(IC)包括IC的具有第一掺杂水平的阱区域以及在阱区域中注入的多个半导体区域。多个半导体区域中的每个半导体区域具有第二掺杂水平。第二掺杂水平大于第一掺杂水平。在多个半导体区域上布置多个多晶硅区域。多晶硅区域分别连接到半导体区域。多个半导体区域是金属氧化物半导体场效应晶体管(MOSFET)的漏极。

在其它特征中，阱区域和多个半导体区域具有第一掺杂类型，其中阱区域布置在具有第二掺杂类型的衬底上，并且其中第二掺杂类型与第一掺杂类型相反。

在其它特征中，沿轴线布置多个半导体区域，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，长度大于宽度，并且长度沿轴线延伸。

在其它特征中，沿轴线布置多个半导体区域，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，宽度大于长度，并且宽度垂直于轴线。

在其它特征中，多个多晶硅区域具有至少一欧姆的电阻。

在其它特征中，多个多晶硅区域保护MOSFET免受静电放电。

在另外其它特征中，集成电路(IC)包括IC的具有第一掺杂类型和第一掺杂水平的阱区域，其中阱区域布置在具有第二掺杂类型的衬底上，并且其中第二掺杂类型与第一掺杂类型相反。在阱区域中注入多个半导体区域，其中多个半导体区域中的每个半导体区域具有第一掺杂类型和第二掺杂水平，并且其中第二掺杂水平大于第一掺杂水平。多个多晶硅区域分别连接到多个半导体区域。多个半导体区域是金属氧化物半导体场效应晶体管(MOSFET)的漏极。

在其它特征中，沿轴线布置多个半导体区域，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，长度大于宽度，并且长度沿轴线延伸。

在其它特征中，沿轴线布置多个半导体区域，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，宽度大于长度，并且宽度垂直于轴线。

在其它特征中，多个多晶硅区域具有至少一欧姆的电阻。

在其它特征中，多个多晶硅区域保护MOSFET免受静电放电。

在另外其它特征中，金属氧化物半导体场效应晶体管(MOSFET)集成电路(IC)包括MOSFET IC的多个漏极区域，其中多个漏极区域包括具有第一掺杂水平的多个半导体区域，其中多个半导体区域被注入在具有第二掺杂水平的阱区域中，并且其中第一掺杂水平大于第二掺杂水平。多个电阻器分别连接到多个漏极区域，其中多个电阻器包括分别布置在MOSFET IC中的多个半导体区域上的多个多晶硅区域。

在其它特征中，MOSFET IC还包括阱区域，其中多个半导体区域和阱区域具有第一掺杂类型，其中阱区域布置在具有第二掺杂类型的衬底上，并且其中第二掺杂类型与第一掺杂类型相反。

在其它特征中，沿轴线布置多个半导体区域，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，长度大于宽度，并且长度沿轴线延伸。

在其它特征中，沿轴线布置多个半导体区域，多个多晶硅区域中的每个多晶硅区域具有长度和宽度，宽度大于长度，并且宽度垂直于轴线。

在其它特征中，多个电阻器具有至少一欧姆的电阻。