[发明专利]存储器访问控制装置及制造方法

说明书

技术领域

本发明涉及存储器访问控制技术。

背景技术

以往，有将多个半导体芯片层叠、封入到1个封装内的3维集成电路。

在这样的3维集成电路中，层叠的半导体芯片间的连接例如如非专利文献1中记载那样，通过称作微凸块（micro-bump）的凸块等实现。

在通过凸块等进行的层叠半导体芯片间的连接中，由于需要高度的微细加工技术，所以以一定比率发生连接不良。

在3维集成电路中，如果在半导体芯片间连接中发生连接不良，则有可能因该连接不良而发生不良状况。

以往，作为即使在半导体芯片间的连接中发生连接不良、也提高避免因该连接不良而发生的不良状况的可能性的技术，已知有例如专利文献1中记载的技术。

该技术是在半导体芯片间的连接中发生了连接不良的情况下、提高未发生连接不良的端子的数据转送速度、发送应由发生了连接不良的端子发送的数据的技术。

现有技术文献

专利文献

专利文献1：日本特开2009－134573号公报

非专利文献1：J-S,Kim,et al.，A1.2V12.8GB/s2Gb Mobile Wide-IO DRAM with4x128I/Os Using TSV-Based Stacking,pp.496-497,Digest of ISSCC(2011).

发明概要

发明要解决的技术问题

在层叠了逻辑芯片和存储器芯片的3维集成电路中，在想要利用专利文献1中记载的技术的情况下，至少需要对存储器芯片中的接口电路附加如下电路（以下，称作“端子分配变更电路”），即该电路变更对于从存储区域读出的数据及向存储区域写入的数据的输入输出端子的分配，上述逻辑芯片具有利用存储区域的母片（master）（例如，处理器、解码器等）和控制从母片向存储区域的访问的存储器访问控制装置，上述存储器芯片具有由母片利用的存储区域。

但是，如果对存储器芯片中的接口电路附加端子分配变更电路，则该存储器芯片变得比市场销售的标准规格的芯片昂贵。因此，3维集成电路的成本在使用了附加端子分配变更电路的存储器芯片的情况下，比使用了标准规格的存储器芯片的情况高。

发明内容

所以，本发明是鉴于这样的问题而做出的，目的是提供一种在将逻辑芯片和存储器芯片层叠成的3维集成电路中、在作为存储器芯片而使用了不带有端子分配变更电路的存储器芯片的情况下、即使因逻辑芯片与存储器芯片之间的连接不良等而只能接收从存储器芯片发送的位列中的一部分位列时、包含在逻辑芯片中的母片也能够利用存储器芯片的存储器访问控制装置。

用于解决技术问题的手段

为了解决上述问题，有关本发明的存储器访问控制装置的特征在于，具备：逻辑地址受理部，受理对外部的存储器中的存储区域范围进行指定的逻辑地址；位位置信息存储部，用来存储位位置信息，该位位置信息表示规定长度的位列中的1个以上的位位置；读出部，基于由上述逻辑地址受理部受理到的逻辑地址，进行将位列以上述规定长度单位从上述存储器读出的尝试，上述位列包括比由该逻辑地址指定的存储区域范围的位数多的位数；位列提取部，从通过上述读出部进行的上述读出的尝试而从上述存储器取出的位列中，以上述规定长度单位，提取由存储在上述位位置信息存储部中的位位置信息表示的位位置的位；以及输出部，从由上述位列提取部提取出的1个以上的位列，生成由通过上述逻辑地址受理部受理到的逻辑地址指定的存储区域范围的位数构成的位列并输出。

发明效果

根据具备上述结构的有关本发明的存储器访问控制装置，即使在因逻辑芯片与存储器芯片之间的连接不良等而造成逻辑芯片仅能够接收从存储器芯片发送的位列中的一部分位列时，也通过将表示该能够接收的位列的位位置的位位置信息存储到位位置信息存储部中、将逻辑芯片中包含的母片利用的数据存储在存储器芯片的存储区域中的能够由不受连接不良等的影响而接收的位列读出的存储区域中，从而母片能够利用存储器芯片。

附图说明

图1是示意地表示集成电路100的截面的剖视图。

图2（a）是作为面向高性能的合格品的集成电路100的示意图，图2（b）是作为面向普及的合格品的集成电路100的示意图，图2（c）是作为不合格品的集成电路100的示意图。

图3是存储器芯片102的主要的硬件的概要结构图。

图4是表示存储器芯片102的逻辑地址的结构的结构图。

图5是系统LSI芯片101的主要的硬件结构图。