[实用新型]利用FPGA采集500Mb/s的DDR2数据的电路

说明书

技术领域

本实用新型涉及一种采集数据的电路,尤其涉及一种利用FPGA采集500Mb/s 的DDR2数据的电路。

背景技术

目前，针对输出的DDR2（一种内存技术标准）数据最大速率为500Mb/s 的模/数转换芯片，能达到8位的分辨率，其采用双通道“互插”模式时，可工作在DDR的模式下，采样速率最高可达2GSPS，即每个模/数转换芯片通道输出的速率为500Mb/s。

SPATRAN 3A 是XILINX公司的生产的FPGA芯片，内部拥有IDDR模块的接口，其用于接收外部的DDR2数据，但是SPATRAN 3A的IDDR模块的最大吞吐速度只有400Mb/s，如果直接使用IDDR模块 模块去接输出的DDR2数据最大速率为500Mb/s 的模/数转换芯片的输出数据会导致FPGA数据接收错误，给实际运用中带来不便。

发明内容

本实用新型的目的在于提供一种节约成本，并且可采集到500Mb/s 的DDR2 的数据的利用FPGA采集500Mb/s 的DDR2数据的电路。

为实现上述目的，本实用新型采用以下技术方案，其包括输出的DDR2数据最大速率为500Mb/s的模/数转换芯片、FPGA模块，其中所述的FPGA模块中设有包括DCM模块（数字时钟管理模块）、按键处理模块、存储模块和IDDR模块，所述的电路还包括显示屏、按下时DCM模块（数字时钟管理模块）的相位加1的第一按键以及按下时DCM模块的相位减1的第二按键，所述的模/数转换芯片的CLK端（时钟信号端）连接DCM模块（数字时钟管理模块）的CLKIN端（时钟信号输入端），所述的模/数转换芯片的DATA端（数据信号端）连接IDDR模块（DDR2数据的输入寄存模块）的D端（DDR2 数据输入端），所述的第一按键和第二按键的输出端连接按键处理模块的输入端，所述的按键处理模块的KEY端（相位移位增量/减量端）连接DCM模块（数字时钟管理模块）的PSINDEC端（相位移位增量/减量调节端），按键处理模块的direct端（相位移位使能端）连接DCM模块（数字时钟管理模块）的PSEN端（相位移位使能调节端），按键处理模块的GCLK端（扫描时钟端）连接DCM模块（数字时钟管理模块）的PSCLK端(相位调节移位时钟端)，DCM模块（数字时钟管理模块）的CLK0°端（0°相移时钟）连接IDDR模块的C0（DDR2正向时钟输入端），DCM模块（数字时钟管理模块）的CLK180°（180°相移时钟）端连接IDDR模块的C1（DDR2反向时钟输入端）端，DCM模块（数字时钟管理模块）的CLKDV端（时钟分频输出端）连接存储模块的第一输入端，IDDR模块的Q0端(数据输出端)和Q1端（数据输出端）分别连接存储模块的第二输入端和第三输入端，所述的FPGA模块的输出端连接显示屏的输入端。

所述的FPGA模块为XILINX SPARTAN 3A。

所述的模/数转换芯片为ADC08D500。

本实用新型采用以上方案，通过使用FPGA内部的DCM模块对模/数转换芯片的时钟进行同步；并通过按键来实现输出数据的相位调整，并且把输出的模/数转换芯片数据显示在显示屏上，当输出的数据与实际数据存在差异时，可以通过按键来调整DCM模块的相位，使得最终输出的数据为模/数转换芯片的数据，从而手动方式实现模/数转换芯片数据的DDR2数据的正常采集，无需使用新的FPGA模块或者其他电路结构，节约了成本。

附图说明

下面结合附图和具体实施方式对本实用新型作进一步详细的说明：

图1为本实用新型结构连接示意图。

具体实施方式