[实用新型]无晶振CMOS时钟产生电路

说明书

技术领域

本实用新型涉及时钟产生技术，特别是涉及无晶振CMOS时钟产生电路。

背景技术

时钟信号对于很多电子产品来说是非常重要的，电子产品中的各元件可以在时钟信号的作用下协同工作。

目前，时钟产生方式主要包括如下三种：

方式一、利用锁相环(Phase Lock Loop，PLL)频率综合器产生时钟信号。锁相环频率综合器的一个具体例子如图1所示。

图1中的锁相环频率综合器主要包括：晶振、分频器(包括图1中的可编程分频器)、鉴频鉴相器、电荷泵、低通滤波器以及压控振荡器。鉴频鉴相器比较两个输入信号的相位，并产生与此相位差成正比的电压。低通滤波器滤除上述电压中的高频分量和噪声，以增加系统的稳定性。压控振荡器受电压控制，输出相应的时钟信号，该时钟信号的频率通常是晶振频率的倍数，如整数倍或者小数倍。

方式二、利用体声波压电谐振器产生时钟信号。

体声波压电谐振器具有很高的Q值(可达到48000)，可以产生品质很好的振荡信号(如10MHz的时钟信号的相位噪声为-125dBc/Hz1kHz)，且可以通过MEMS(Micro-electromechanical System，微机电系统)技术将体声波压电谐振器嵌入到芯片的封装中。

方式三、利用薄膜体声波谐振器产生时钟信号。

薄膜体声波谐振器(FBAR，Film Bulk Acoustic Resonator)利用了压电薄膜的物理特性，Q值较高(通常大于1000)，不但可以产生品质很好的振荡信号，而且，功耗非常低。另外，FBAR还具有较高的工作频率(如＞5GHz)、较低的温度系数以及可以采用IC(集成电路)工艺等特点。

发明人在实现本实用新型过程中发现：上述方式一存在片外实现且功耗高等问题；具体的，随着大规模集成电路技术的发展，芯片的集成度越来越高，芯片的面积越来越小，晶振通常采用片外实现的方式；然而片外实现方式会影响系统的面积、成本以及可靠性；另外，晶振及其附加电路的功耗并不低，从而成为低功耗产品的一个发展瓶颈。上述方式二中的MEMS技术与目前主流的集成电路CMOS工艺不兼容，存在制作成本高且应用范围有限等问题。上述方式三虽然可以采用IC工艺，但是，由于压电薄膜需要一些特殊的材料如AIN、ZnO来制作，因此，与标准CMOS工艺流程并不兼容；另外，薄膜体声波谐振器和体声波压电谐振器一样，虽然可以嵌入到芯片的封装中，但是很难实现系统的真正的全面集成。

实用新型内容

本实用新型的目的在于，克服现有的时钟产生技术存在的问题，而提供一种无晶振CMOS时钟产生电路，所要解决的技术问题是，使能够提供高精度时钟信号的时钟产生电路的体积更小且功耗更低，并且可以利用低成本的CMOS技术在芯片内实现，从而进一步提高系统的集成度以及稳定性，并降低系统实现成本和功耗。

本实用新型的目的及解决其技术问题可采用以下的技术方案来实现。

依据本实用新型提出的一种无晶振CMOS时钟产生电路，包括：数控振荡器，输出其产生的高频正弦振荡信号；电平转换模块，与所述数控振荡器连接，接收所述高频正弦振荡信号并输出所述高频正弦振荡信号转换为的单端模式输出的方波信号；可编程分频器，与所述电平转换模块连接，接收所述方波信号，并输出所述方波信号降频处理后的具有预定频率的时钟信号；占空比校正电路，与所述可编程分频器连接，接收所述时钟信号，并输出占空比满足预定时钟占空比要求的调整后的时钟信号；频率锁定模块，与所述可编程分频器连接，且在设置频率锁定控制信息的过程中，所述频率锁定模块还与外部晶振连接，所述频率锁定模块接收所述外部晶振的输出信号和所述可编程分频器的输出信号，并输出两个所述输出信号的频率差对应的控制所述数控振荡器的可变电容阵列的频率锁定控制信息；非挥发性存储器，与所述频率锁定模块和数控振荡器分别连接，接收存储所述频率锁定模块输出的频率锁定控制信息，并向所述数控振荡器提供所述频率锁定控制信息。

本实用新型的目的以及解决其技术问题还可以采用以下的技术措施来进一步实现。