[实用新型]基于阈值逻辑的SET/MOS混合结构的加法器

说明书

技术领域

本实用新型涉及集成电路技术领域，特别是一种由纳米器件组成的基于阈值逻辑的SET/MOS混合结构的加法器。

背景技术

加法器作为一种最基本的算术逻辑单元，通常应用于数字信号处理器、微处理器、微控制器、存储器等电路的关键路径中。加法器的性能对于整个电路的性能具有很大的影响。随着半导体技术的发展，集成电路向着高集成度、低功耗的方向迅速地发展。传统的基于CMOS技术的加法器需要消耗较大的功耗，电路结构较为复杂，集成度不高，已经不能够满足新性能的要求。

发明内容

本实用新型的目的是提供一种基于阈值逻辑的SET/MOS混合结构的加法器, 能够实现二进制数的相加，输出和以及进位。

本实用新型采用以下方案实现：一种基于阈值逻辑的SET/MOS混合结构的加法器，其特征在于: 包括一个三输入阈值逻辑门、一个四输入阈值逻辑门以及一反相器；所述三输入阈值逻辑门的三个输入端与所述四输入阈值逻辑门的第一、二、三输入端两两连接在一起，所述三输入阈值逻辑门的输出端与所述四输入阈值逻辑门的第四输入端、反相器的输入端连接；所述三、四输入阈值逻辑门由SET/MOS混合电路构成。 

在本实用新型一实施例中，所述的反相器由单端输入的SET/MOS混合电路构成。

在本实用新型一实施例中，所述的SET/MOS混合电路包括：一PMOS管，其源极接电源端V_dd；一NMOS管，其漏极与所述PMOS管的漏极连接；以及一SET管，其与所述NMOS管的源极连接。

本实用新型利用SET具有的库仑阻塞振荡效应和多栅输入特性，以及与MOS管相兼容的特点，实现了基于阈值逻辑的SET/MOS混合结构的加法器。由于阈值逻辑强大的逻辑功能，该电路仅由2个阈值逻辑门和1个反相器构成，共消耗3个PMOS管，3个NMOS管和3个SET。整个电路的平均功耗仅为20nW。该加法器的输入输出电压具有较好的兼容性，具有较大的输出摆幅(0.67V)，有利于驱动下一级的电路，能够与其它电路进行集成设计。与传统的基于CMOS技术的加法器相比，该加法器的功耗明显下降，管子数目得到了一定的减少，电路结构得到了进一步的简化。该加法器能够作为一个基本的算术单元，在数字信号处理器，微处理器，微控制器以及存储器等系统中得到应用，有利于降低电路功耗，节省芯片面积，提高电路的集成度。

附图说明

图1为多栅输入SET/MOS混合电路原理图。

图2为SET/MOS混合结构的V_in-V_out特性曲线。

图3a为SET/MOS混合结构加法器的原理图。

图3b为三输入SET/MOS混合结构电路原理图。

图3c为四输入SET/MOS混合结构电路原理图。

图4为SET/MOS混合结构加法器的仿真特性曲线。

具体实施方式

下面结合附图及实施例对本实用新型做进一步说明。

如图3a所示，本实用新型提供一种基于阈值逻辑的SET/MOS混合结构的加法器，其特征在于: 包括一个三输入阈值逻辑门、一个四输入阈值逻辑门以及一反相器；所述三输入阈值逻辑门的三个输入端与所述四输入阈值逻辑门的第一、二、三输入端两两连接在一起，所述三输入阈值逻辑门的输出端与所述四输入阈值逻辑门的第四输入端、反相器的输入端连接；所述三、四输入阈值逻辑门由SET/MOS混合电路构成，其阈值为1.5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。

具体的说，本实用新型采用单电子晶体管(Single electron transistor, SET)和MOS管相混合的方式进行加法器的设计。作为新一代纳米电子器件的典型代表，SET具有超小的器件尺寸和超低的电路功耗，有望替代CMOS器件成为制造下一代低功耗、高密度超大规模集成电路理想的基本器件。单电子晶体管能够与CMOS硅工艺相兼容，SET/MOS混合电路具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅。同时，SET/MOS混合电路可以不遵循传统的基于布尔逻辑的设计方法，而采用基于阈值逻辑的方法进行电路的设计。阈值逻辑的逻辑过程比布尔逻辑复杂，能够更有效地实现逻辑功能。因此，基于阈值逻辑的SET/MOS混合结构的设计方法，有望进一步增强电路的功能，提高电路的集成度。