[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置，尤其涉及具有沟槽构造的纵型MOS晶体管。

背景技术

存在这样的趋势：以电压调节器、电压检测器为代表的电源IC的芯片尺寸缩小，在电压调节器中，输出电流增加。构成该电源IC的元件中的用于使电流流动的驱动元件占据芯片面积的大部分，所以，一直以来，通过采用具有沟槽构造的MOS晶体管，实现了面积缩小与有效沟道宽度的增大带来的高驱动性能化。

例如，在专利文献1或专利文献2中介绍了现有的具备沟槽构造的半导体装置及其制造方法。

根据图4来说明现有的具备沟槽构造的纵型MOS晶体管的制造方法。图4是示出制造方法的示意性剖视图的工序流程。

首先，如图4(A)所示，具有第2导电型填埋层22，在要设置沟槽构造的区域中形成第1导电型阱扩散层23(称为主体)，在其表面上利用热氧化膜24以及堆积氧化膜25进行层叠。利用抗蚀膜26进行构图从而进行蚀刻，该蚀刻是为了使这些氧化膜作为用于进行沟道蚀刻的硬掩模来使用。接着，如图4(B)所示，在去除抗蚀膜26之后，使用由上述构图后的热氧化膜24以及堆积氧化膜25层叠而得到的硬掩模，利用蚀刻来形成沟槽27。接着，如图4(C)所示，在去除作为硬掩模使用的热氧化膜24以及堆积氧化膜25之后，为了沟槽27的形状改善而利用热氧化来形成牺牲氧化膜28。

然后，如图4(D)所示，去除牺牲氧化膜28，利用热氧化来形成栅绝缘膜29，然后堆积已掺加杂质的掺杂多晶硅膜30。然后，如图4(E)所示，利用抗蚀膜32进行构图，对掺杂多晶硅膜30进行过蚀刻，由此获得栅电极31。然后，如图4(F)所示，对抗蚀膜33进行构图，进行用于形成源区域的第2导电型的杂质添加，接着，如图4(G)所示，另外对抗蚀膜34进行构图，进行用于形成衬底电位区域的第1导电型的杂质添加。

然后，如图4(H)所示，利用热处理来形成第2导电型源高浓度扩散层35以及第1导电型衬底电位高浓度扩散层36。接着，在堆积层间绝缘膜37之后，形成用于实现栅电极31、第2导电型源高浓度扩散层35以及第1导电型衬底电位高浓度扩散层36的电连接的接触孔38，填埋钨等的栓塞（ブラグ），形成源衬底共同电位布线40以及栅电位布线39。

由此，完成具有形成在第1导电型阱扩散层23上的沟槽27的、具备在纵向上工作的沟槽构造的纵型MOS晶体管的元件构造。

专利文献1：日本特开2003-101027号公报

专利文献2：日本特开平8-255901号公报

但是，在具备沟槽构造的纵型MOS晶体管中，存在这样的问题：当为了降低用于实现填埋在沟槽中的栅电极的电连接的接触电阻而实施自对准硅化时，填埋在沟槽中的栅电极和与沟槽邻接的衬底以及源高浓度扩散层的硅化物导通。因此，存在这样的问题：难以进行栅电极上的硅化，当为了缩小芯片面积而谋求沟槽宽度的尺寸缩小时，栅电极的电阻会增大。

发明内容

本发明的课题是提供一种半导体装置及其制造方法，能够将填埋到沟槽中的栅电极上的硅化物与衬底以及源高浓度扩散层的硅化物分离，可进行用于面积缩小的沟道尺寸缩小，能够实现高驱动性能化。

为了解决上述课题，本发明采用如下的手段。

首先，提供一种半导体装置，其特征是具备：第1导电型半导体衬底；第1导电型外延生长层，其隔着第2导电型填埋层设置在第1导电型半导体衬底上；第1导电型阱扩散层，其形成在第2导电型填埋层上的第1导电型外延生长层的一部分上；沟槽，其格状或者条纹状地相互连结，以从第1导电型阱扩散层到第2导电型填埋层的深度形成；栅绝缘膜，其形成在沟槽表面；作为栅电极的多晶硅膜，其隔着栅绝缘膜填充沟槽，并且比第1导电型阱扩散层表面更高地突出；侧间隔体，其形成在栅电极的侧面；第2导电型源高浓度扩散层以及第1导电型衬底电位扩散层，它们形成在第1导电型阱扩散层的沟槽以外的岛状区域的表面的上部；形成在栅电极表面上的硅化物层；以及形成在第2导电型源高浓度扩散层以及第1导电型衬底电位扩散层的表面上的硅化物层，形成在栅电极表面上的硅化物层与形成在第2导电型源高浓度扩散层以及第1导电型衬底电位扩散层的表面上的硅化物层通过侧间隔体而分离。

另外，上述半导体装置的特征是，第2导电型源高浓度扩散层形成在沟槽以外的岛状区域的表面的盘型形状的底部以及周围隆起区域内。

然后，在上述半导体装置的制造方法中，通过对基于STI(Shallow Trench Isolation，浅沟槽隔离)的填埋氧化膜即厚氧化膜进行蚀刻去除来形成沟槽以外的岛状区域的表面的盘型形状。