[发明专利]可动态重构的多级并行单指令多数据阵列处理系统

说明书

技术领域

本发明涉及可编程视觉芯片、并行视觉图像处理器、人工神经网络等视觉图像处理技术领域，尤其涉及一种用于高速视觉图像特征提取和特征识别的、可动态重构为自组织映射神经网络的可动态重构的多级并行单指令多数据阵列处理系统。

背景技术

传统的视觉图像处理系统包括分立的摄像头和通用处理器(或数字信号处理器(DSP))，摄像头使用图像传感器获取图像，并在通用处理器或DSP中利用软件对图像进行处理。由于在通用处理器或DSP中利用软件对图像进行处理往往是逐个像素串行进行的，存在串行处理的瓶颈，因此传统的视觉图像系统一般只能达到30帧/秒的速度，远远无法满足高速实时性需求，比如某些工业控制系统中经常要求1000帧/秒的速度。

而视觉芯片和并行视觉处理器的出现有效满足了高速实时处理的需求，其中视觉芯片是在单一芯片上同时集成有图像传感器和图像处理电路的新型片上视觉系统。在可编程视觉芯片和高速并行视觉处理器中，图像处理电路经常采用像素级并行图像处理体系架构，该架构是由相同处理单元组成的二维处理单元阵列，并且工作在单指令多数据模式下，使得低中级图像处理速度得到大幅提升，从而实现1000帧/秒以上的视觉图像特征提取速度。

但是，这种单一的像素级并行处理体系架构存在严重不足，主要表现在：

1)该像素级并行图像处理体系架构中的像素级并行图像处理单元排列成二维阵列，可实现全像素并行的局域处理，但无法实现快速灵活的广域处理；

2)该像素级并行图像处理体系架构支持低级图像处理和部分中级图像处理，因而能实现1000帧/秒的图像特征提取，但缺乏高级图像处理功能，尤其缺乏类似人类脑神经的简单直观的快速特征识别能力，因此仍须借助外部通用处理器才能组成完整的视觉图像系统，而这又会再次引入串行处理瓶颈，完全掩盖了像素级并行处理架构在低中级图像处理中获得的高速实时性，使得视觉图像处理整体过程(包括图像特征提取和图像特征识别)仍无法满足1000帧/秒的高速实时要求。

发明内容

(一)要解决的技术问题

针对以上现有像素级并行图像处理体系架构存在的问题，本发明提供了一种用于高速视觉图像特征提取和特征识别的、可动态重构为自组织映射(SelfOrganizing Map，SOM)神经网络的多级并行单指令多数据(Single Instruction Multiple Data，SIMD)阵列处理系统。

(二)技术方案

为达到上述目的，本发明提供了一种可动态重构的多级并行单指令多数据阵列处理系统，应用于高速片上视觉系统中的高速视觉图像特征提取和特征识别，包括：

可配置图像传感器接口1，用于并行或串行接收来自图像传感器的像素数据，再以行并行的方式将该像素数据输出到后续的可重构并行图像处理单元及自组织映射阵列2；

可重构并行图像处理单元及自组织映射阵列2，用于在图像处理的不同阶段被动态重构为M×M像素级并行的处理单元PE阵列或(M/4)×(M/4)自组织映射SOM神经网络，完成图像特征提取和图像特征识别，其中M为自然数；

行处理器RP阵列5，用于辅助可重构并行图像处理单元及自组织映射阵列2完成各阶段图像处理任务中适于以行并行完成的部分，能够进行快速非线性处理和广域处理，并在系统外部控制下串行移入数据和输出处理结果；以及

阵列控制器8，用于在系统外部驱动控制下，从系统内部变长-超长单指令多数据VVS指令存储器中取出控制所述可重构并行图像处理单元及自组织映射阵列2和所述RP阵列5的控制指令，并连同其自身某些特殊寄存器的值，一起译码后输出到所述可重构并行图像处理单元及自组织映射阵列2和所述RP阵列5作为阵列控制信号。

上述方案中，所述可重构并行图像处理单元及自组织映射阵列2包括M×M个细粒度并行图像处理单元PE3，这些PE单元以像素级并行方式工作在单指令多数据SIMD模式下。所述可重构并行图像处理单元及自组织映射阵列2中的每一块4×4二维PE子阵列4能被重构为SOM神经网络的一个神经元。所述4×4二维PE子阵列4在被重构前，其中的每一个PE单元11都与其最邻近的4个PE单元连接并进行数据通信，带宽为1比特。所述4×4二维PE子阵列4边界上的PE单元与相邻的4×4二维PE子阵列的PE单元连接并进行数据通信。