[发明专利]振荡电路和测试电路

说明书

技术领域

本公开涉及振荡电路和测试电路，且更具体来说，涉及用于测量泄漏电流的振荡电路和包括该振荡电路的测试电路。

背景技术

近年来，随着集成电路的缩小，从保持在非导通状态的晶体管泄漏的泄漏电流增大，并且已经无法忽略泄漏电流造成的影响(例如，待机阶段中功率消耗的增大)。鉴于此原因，例如，在集成电路的开发阶段、在集成电路的发行测试阶段等，在许多情况下需要测量泄漏电流。泄漏电流取决于集成电路内的晶体管的种类和形状、制造阶段中的质量离散(dispersion)等而对于各晶体管大大不同。鉴于此原因，需要在集成了晶体管的区域中尽可能地局部测量泄漏电流。为了局部测量泄漏电流，在许多情况下将专用测试电路并入在作为测量对象的部分中。

例如，提出了一种使用负金属氧化物半导体(nMOS)晶体管、正MOS(pMOS)晶体管、比较器和反相器组(inverter group)的测试电路。这种测试电路例如在日本专利特开No.2010-43927中进行了描述。在这种测试电路中，pMOS晶体管和nMOS晶体管彼此串联连接在电源与地之间。nMOS晶体管通过栅极端子和源极端子二者的接地而被设定为非导通状态。另外，串联连接的nMOS晶体管和pMOS晶体管的每个输出端子连接到比较器的输入端子。反相器组用以使来自比较器的输出信号反相，并将反相后的输出信号作为输入信号反馈回pMOS晶体管。

当输入信号在上述测试电路中升高时，除了nMOS晶体管之外，pMOS晶体管也被设定为非导通状态。当pMOS晶体管和nMOS晶体管都保持在非导通状态时，nMOS晶体管的输出端子处的电位由于来自nMOS晶体管的泄漏电流而逐渐降低。另外，当nMOS晶体管的输出端子处的电位变得低于参考电位时，来自比较器的输出信号下降。

从pMOS晶体管的输入信号的下降到来自比较器的输出信号的下降的延迟时间是基于来自保持在非导通状态的nMOS晶体管的泄漏电流的时间。鉴于此原因，来自比较器的输出信号以对应于该泄漏电流的频率而改变。根据该频率来测量来自保持在非导通状态的nMOS晶体管的泄漏电流的值。来自pMOS晶体管的泄漏电流也由具有对称配置的电路进行测量。

发明内容

然而，对于上述半导体集成电路来说，担心由于以下原因而变得难以测量泄漏电流。pMOS晶体管和nMOS晶体管二者的特性离散通常比nMOS晶体管之间或者pMOS晶体管之间的特性离散更显著。鉴于此原因，nMOS晶体管与pMOS晶体管之间的泄漏电流的差异离散在许多情况下变得比nMOS晶体管之间或者pMOS晶体管之间的泄漏电流的差异离散大。当该离散较大时，作为测量对象的nMOS晶体管的泄漏电流可能变得等于或小于来自pMOS晶体管的泄漏电流，因此nMOS晶体管的输出端子处的电位不被充分降低。在这种情况下，来自比较器的输出信号的频率获得与对应于来自nMOS晶体管的泄漏电流的频率不同的值。因此，难以进行对来自nMOS晶体管的泄漏电流的精确测量。这同样适用于来自pMOS晶体管的泄漏电流。

本公开是为了解决上述问题而做出的，并且因此期望提供各自能够精确测量从保持在非导通状态的晶体管泄漏的泄漏电流的振荡电路和测试电路。

为了实现上述期望，根据本公开的一个实施例，提供了一种振荡电路，包括：控制晶体管，其通过根据其输入端子处的电位而进入导通状态和非导通状态之一来改变其输出端子处的电位；作为测量对象的晶体管，其具有与控制晶体管的沟道极性相同的沟道极性，并且与控制晶体管串联连接在电源与地之间；电容器，当控制晶体管从导通状态进入非导通状态时，所述电容器根据从作为测量对象的晶体管泄漏的泄漏电流值来延迟控制晶体管的输出端子处的电位改变；和反相电路，其使控制晶体管的输出端子处的电位反相，从而将反相后的电位反馈回控制晶体管的输入端子。

因此，提供一种操作，使得输出端子处的电位的改变被根据从作为测量对象的晶体管泄漏的泄漏电流值而延迟。

优选地，根据本公开的实施例，振荡电路还可以包括延迟控制部分，该延迟控制部分被配置成当指示延迟控制晶体管的输出端子处的电位改变的延迟指示信号被输入时使得作为测量对象的晶体管进入非导通状态，并且当延迟指示信号未被输入时使得作为测量对象的晶体管根据控制晶体管的输入端子处的电位进入导通状态和非导通状态之一。

因此，提供一种操作，当延迟指示信号被输入到延迟控制部分时，使得作为测量对象的晶体管进入非导通状态，并且当延迟指示信号未被输入到延迟控制部分时，使得作为测量对象的晶体管根据其输入端子处的电位而进入导通状态和非导通状态之一。