[发明专利]存储器件及其制作方法

说明书

技术领域

本发明涉及半导体器件及工艺，且特别涉及包含分离栅的存储器件及其制作方法。

背景技术

目前，常见的浮栅闪存器件按结构通常分为两类，一类具有浮堆叠栅结构，而另一类则具有分离栅结构。前者具有集成密度高的特点，常用于需要大容量的数据存储，如U盘，S/D卡等。后者集成度较低，但因为操作电压较低、外围电路设计简单、消除了过擦除的问题，更多应用在个人电脑BIOS、网路通讯、各种嵌入式应用等方面。

参考图1，传统的包含分离栅的存储器件至少包括：硅衬底100、位于衬底表面的隧穿介质层101、浮栅102、栅间介质层103、控制栅104、上层绝缘介质层105、有源区106以及位于衬底100、上层绝缘介质层105以及位线上方的选择栅107。其中，在浮栅102和控制栅104的侧壁设置有侧墙110，有源区106通过侧墙110分别于浮栅102以及控制栅104相隔离。在上述存储器件的工作过程中，例如在执行写入（或编程）操作时，通过在控制栅施加电压，使得衬底100中产生热电子，并由浮栅102进行收集及存储。也就是说，这些热电子的收集和存储同时受到水平方向以及垂直方向上的电场的影响。由于这两个电场相互垂直，这些热电子先沿着沟道进行水平方向的运动，接着再朝向浮栅进行垂直方向的运动，从而被浮栅收集并存储，进而实现存储器件的写入（或编程）操作。

专利号为ZL02140327.9、名称为“分离栅极式快闪存储器及其制造方法”的中国发明专利以及申请号为200910201351.8、名称为“分离栅快闪存储器及其制造方法”的中国发明专利申请分别公开了一种技术方案，通过对传统的包含分离栅的存储器件进行改进，以期获得更高的电子迁移速率，进而改善器件性能。在这些所公开的技术方案中，通过将浮栅的底部设置为锐角，或者通过使浮栅仅在与擦除栅临近的一侧具有凸出的顶角，从而使得存储器件能够在执行写入或者擦除时，具有较高的工作效率。

然而，即使在上述这些改进后的技术方案中，热电子在从源极产生到被浮栅收集的过程中，仍旧必须首先沿着沟道进行水平运动到浮栅下方，然后在垂直电场的作用下进行垂直方向的移动从而进入浮栅，这无疑将极大地对器件的编程速度造成限制，从而影响存储器件的整体性能表现。

发明内容

本发明提供了一种存储器件及其制作方法，通过在衬底和隧穿氧化层之间增加外延导电层，使得热电子产生之后能够直接进入浮栅，从而提高器件性能。

为了实现上述技术目的，本发明提供了一种存储器件，至少包括：半导体衬底，栅极结构，位于所述栅极结构一侧的源或漏区，还包括：位于所述栅极结构另一侧衬底表面且与所述栅极结构相对应的外延导电层，位于所述外延导电层同侧且覆盖所述栅极结构该侧侧壁以及所述外延导电层表面的隔离氧化层。

可选的，所述外延导电层与所述栅极结构相对应是指所述外延导电层与所述浮栅相对应。

可选的，所述外延导电层的厚度为所述隧穿氧化层与所述浮栅厚度之和的1/2至4/5。

可选的，所述外延导电层的厚度为所述隧穿氧化层与所述浮栅厚度之和的2/3。

此外，本发明还提供了一种存储器件制作方法，至少包括：提供半导体衬底，所述衬底至少包括栅极结构；在所述栅极结构一侧的侧壁通过自对准工艺形成侧墙；在所述侧墙的一侧外延生长形成与所述栅极结构相对应的外延导电层；在所述外延导电层上方依次淀积形成隔离氧化层，并形成字线。

可选的，所述外延导电层与所述栅极结构相对应是指所述外延导电层与所述浮栅相对应。

可选的，所述外延导电层的厚度为所述隧穿氧化层与所述浮栅厚度之和的1/2至4/5。

可选的，所述外延导电层的厚度为所述隧穿氧化层与所述浮栅厚度之和的2/3。

可选的，所述通过自对准工艺形成侧墙包括：采用化学气相沉积工艺在所述栅极结构一侧的侧壁生长氧化层；采用自对准工艺对所述氧化层进行刻蚀，形成紧贴所述栅极结构侧壁的侧墙。

可选的，采用选择性外延生长所述外延导电层，使得所述外延导电层仅在硅表面生长。

可选的，所述生长形成与栅极结构相对应的外延导电层还包括：形成所述外延导电层之后，湿法去除之前所述侧墙，以露出浮栅上部侧面。

相较于现有技术，本发明存储器件衬底和隔离氧化层之间增加与栅极结构相对应的外延导电层，改变了热电子的迁移路径，从而有效的改善了器件性能。此外，本发明存储器件制作方法，采用自对准工艺，避免了对光刻版的额外增加，节省了生产成本。

附图说明