[发明专利]半导体封装体和堆叠半导体封装体

说明书

技术领域

本发明涉及半导体封装体和堆叠半导体封装体，更具体涉及可防止凸块短路的半导体封装体和堆叠半导体封装体。

背景技术

当前，随着电子/电气产品趋于高性能，电子应用尺寸和重量减小。因此，为了满足重量轻、纤小、紧凑和小型化产品的需求，半导体封装体的薄型形成和高密度安装是重要的。

目前，在台式PC、笔记本、移动电话等中，随着诸如RAM（随机存取存储器）和闪存存储芯片的容量的增加，半导体封装体的小型化趋势变得突出。因此，研究和开发了用作重要部件的半导体封装体以具有小尺寸，并且提出和研究了以有限的尺寸在基板上安装增加数量的半导体封装体的各种技术。

由于这样的事实，提出当采用相同存储容量的芯片时能使得半导体封装体的尺寸和厚度最小化的技术。作为示例，采用此技术制造的半导体封装体称为倒装芯片封装体体。

这样的倒装芯片封装体体的优点在于，采用了能够高密度封装的接合工艺，并且根据需要确定半导体芯片的内部电路中接合垫的位置，因此简化了电路设计，减小了电路布线的电阻，并且可减小功耗。此外，在倒装芯片封装体中，因为缩短了电信号路径，所以可改善半导体封装体的运行速度。因此，可获得优良的电特性，并且因为半导体芯片的后侧暴露到外部，所以可获得优良的热特性。

典型地，在倒装芯片封装体中，基板和半导体芯片采用焊膏或凸块彼此电连接。

近来，为了克服堆叠封装体中采用金属布线引起的问题，防止堆叠封装体的电特性劣化以及使得堆叠封装体小型化，积极研究采用贯通电极的堆叠封装体。

在采用贯通电极的堆叠封装体中，在堆叠各个半导体芯片时，粘合剂插设在半导体芯片的要彼此接触的贯通电极之间，并且液相填充物通过底填工艺填充在除粘合剂之外的半导体芯片之间的空间中，由此半导体芯片彼此电连接且物理连接。

因为电连接采用贯通电极形成，所以防止了电性劣化，改善了半导体芯片的运行速度，并且能够积极适应小型化趋势。

典型地，堆叠的半导体芯片之间的电连接采用连接构件形成，该连接构件插设在贯通电极的突出部分之间，其中突出部分从上半导体芯片的下表面和下半导体芯片的上衬垫突出出来以彼此接触。例如，连接构件可为焊料。

然而，在电连接堆叠半导体芯片的过程中，频繁发生的问题是因为上半导体芯片和下半导体芯片可能电性短路。

具体地，具有包括上衬垫的贯通电极的半导体芯片通过连接构件的媒介电连接。就是说，插设在上半导体芯片的贯通电极的突出部分和下半导体芯片的上衬垫之间的连接构件采用回流工艺熔化，由此上半导体芯片和下半导体芯片彼此电连接。

在这点上，通过回流工艺熔化的连接构件很可能沿着上半导体芯片的贯通电极的突出部分渗漏进入下半导体芯片的下表面且粘附到下半导体芯片的下表面。随着下半导体芯片的部分厚度通过背研磨工艺从下半导体芯片的下表面去除，实际上构成下半导体芯片的硅物质因此暴露到外面。因为由硅制成的半导体芯片是可允许微小电流通过的半导体，所以频繁引起的问题在于上半导体芯片和下半导体芯片很可能电性短路。这样的短路可导致半导体芯片的误操作，并且会导致制造产率锐减。

发明内容

本发明的实施例涉及半导体封装体和堆叠半导体封装体，其能够防止由于不具有良好节距的凸块的短路引起的制造产率下降。

在本发明的一个实施例中，半导体封装体包括：半导体芯片，具有多个接合垫；电介质构件，形成在该半导体芯片之上使得各个接合垫的一部分被暴露且具有梯形截面形状；以及凸块，形成为覆盖各个接合垫的暴露部分以及电介质构件的一部分且具有台阶状截面形状。

每个凸块可包括：第一平坦部分，形成在接合垫的暴露部分之上；倾斜部分，从第一平坦部分的一端倾斜延伸并且形成在电介质构件的侧表面之上；以及第二平坦部分，从倾斜部分的一端延伸到电介质构件的上表面的中间。

凸块可包括：种子金属层，覆盖接合垫的暴露部分和电介质构件的一部分；以及金属镀覆层，形成在种子金属层之上。

金属镀覆层可包括具有第一熔点的第一金属层和具有低于第一熔点的第二熔点的第二金属层。