[发明专利]导电栓塞及导电栓塞的形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种导电栓塞及导电栓塞的形成方法。

背景技术

现有技术的形成导电栓塞的方法：参照图1，提供半导体衬底10，在所述半导体衬底10上依次形成栅介质层11、栅极12、位于栅极12周围的侧墙13；在半导体衬底10上形成源区、漏区（未示出）；参照图1，在栅极12、源区和漏区上形成金属硅化物（Silicide）14，例如硅化镍（Ni₂Si）；参照图2，使用应力接近技术（Stress Proximity Technology，SPT）去除侧墙13；继续参照图2，在半导体衬底10上形成应力层15，所述应力层15的材料选择氮化硅；参照图3，在应力层15上形成层间介质层16；参照图4，在层间介质层16上形成图形化的光刻胶层，定义出接触孔17的位置，然后以图形化的光刻胶层为掩膜刻蚀层间介质层16、应力层15形成接触孔17，至金属硅化物14暴露停止刻蚀；之后在接触孔17内填充导电材料，形成导电栓塞。

当形成的晶体管为PMOS晶体管时，应力层15对栅极12下的沟道区的应力为压应力；在所述晶体管为NMOS晶体管时，应力层15对所述沟道区的应力为张应力。应力层15对沟道区提供应力，可以改变沟道区中硅材料的晶格参数，从而改变其能隙和载流子迁移率，因此通过引入应力来改善晶体管的电学性能成为越来越常用的手段。而且，在形成应力层15之前，应用应力接近技术，去除栅极周围的侧墙13，使得应力层15更接近所述沟道区，对沟道区的应力增大，进一步提高沟道区的载流子迁移率，提升半导体器件的性能。但是随着半导体器件之间的最小间距（pitch）越小，传统材料的应力层已无法提供较大的应力，使得半导体器件的性能出现显著下降。

因此，在现有技术中，人们使用类金刚石碳（Diamond-Like Carbon）材料的应力层，相对于传统的氮化硅材料的应力层，类金刚石碳可以提供更大的应力，预期可以更好地改善半导体器件的性能。但是，在现实生产中，半导体器件的性能并没有如预期的那样得到明显的提升。

更多关于导电栓塞的形成方法的介绍，请参见2012年8月22日公开的、公开号为CN101882594B的中国专利文献。

发明内容

本发明解决的问题是利用现有技术的方法形成导电栓塞，使得半导体器件的性能下降。

为解决上述问题，本发明提供了一种新的导电栓塞的形成方法，包括：

提供半导体衬底，在所述半导体衬底上形成有栅极，栅极两侧的半导体衬底内形成有源区和漏区；

在所述半导体衬底上形成应力层和位于所述应力层上的层间介质层，所述应力层覆盖所述栅极、源区和漏区；

在所述层间介质层和应力层中形成接触孔；

在所述接触孔的侧壁形成衬垫层；

形成所述衬垫层后，清洗所述接触孔，以清除在形成接触孔过程中产生的聚合物，其中所述衬垫层用于防止所述应力层在清洗接触孔过程中遭到腐蚀；

在形成所述接触孔后，在所述接触孔内沉积导电材料，形成导电栓塞。

可选的，所述应力层的材料为类金刚石碳。

可选的，形成应力层之前，还包括：在所述半导体衬底上形成氧化硅层。

可选的，所述衬垫层的材料为氧化硅。

可选的，所述在接触孔的侧壁形成衬垫层的方法包括：

在所述层间介质层上、接触孔的底部和侧壁沉积衬垫层；

去除层间介质层上、接触孔底部的衬垫层，剩余接触孔侧壁的衬垫层。

可选的，所述沉积衬垫层的方法为化学气相沉积方法。

可选的，在所述化学气相沉积方法中，沉积的温度范围为200～300℃，通入的气体包括硅烷气体和氧气。

可选的，所述去除层间介质层上、接触孔底部的衬垫层的方法，使用光刻、刻蚀工艺。

可选的，所述在层间介质层和应力层中形成接触孔的方法，使用光刻、刻蚀工艺。

可选的，所述清洗接触孔，使用的清洗剂包括H₂SO₄和H₂O₂的混合溶液，或包括NH₄OH、H₂O₂和H₂O的混合溶液。

可选的，所述衬垫层的厚度为3～10nm。

可选的，所述提供半导体衬底，在栅极周围的半导体衬底上形成有侧墙，所述侧墙在形成所述应力层前被去除。