[发明专利]一种制作半导体器件的方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。

背景技术

随着半导体技术的发展，器件的特征尺寸降低至32nm以下的技术结点。此时，传统的CMOS体硅技术制备的场效应晶体管，由于受到严重的短沟道效应和其它寄生效应的影响，在应用方面受到很大的限制。短沟道效应可能导致源极和漏极穿通而增大漏电流，而寄生电容将降低器件的固有频率。

基于上述影响，绝缘体上硅（Silicon On Insulator，SOI）技术（尤其是全耗尽SOI器件）应运而生。图1为现有的SOI半导体氧化物晶体管的示意图。如图1所示，SOI衬底100上形成有栅极101，栅极101两侧形成有间隙壁105。源极102和漏极103形成在栅极101两侧的SOI衬底100中，且由埋氧化层104包围。SOI半导体氧化物晶体管能够很好地抑制短沟道效应，获得较小的阈值电压波动和接近理想的亚阈值斜率。此外，由于器件形成在氧化硅上，因此还能够减小寄生的结电容，进而提高器件的速度。但是，由于埋氧化层104通常是由热氧化方法形成的，因此埋氧化层104的形成会引入过多的热预算。考虑到热预算的影响，通常仅形成非常薄的埋氧化层104，但由于埋氧化层104的介电常数较大，因此使其不足以使寄生电容降低至理想水平。

因此，目前急需一种制作半导体器件的方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：A）提供半导体衬底，所述半导体衬底上形成有栅极结构；B）在所述栅极结构两侧的所述半导体衬底中形成第一凹槽和第二凹槽；C）采用流动性化学气相沉积法在所述第一凹槽和所述第二凹槽的底部形成低k介电层；以及D）在所述第一凹槽和所述第二凹槽中的所述低k介电层上分别形成源极和漏极。

优选地，在所述A）步骤之后还包括：在所述栅极结构的两侧形成偏移间隙壁；执行浅掺杂离子注入工艺，以在所述栅极结构两侧的所述半导体衬底中形成浅掺杂区。

优选地，形成所述第一凹槽和所述第二凹槽的方法为自对准刻蚀。

优选地，所述C）步骤包括：采用流动性化学气相沉积法在所述栅极结构上以及所述第一凹槽和所述第二凹槽内形成低k介电材料层，其中所述第一凹槽和所述第二凹槽的底部的所述低k介电材料层的第一厚度大于其它区域的所述低k介电材料层的第二厚度；采用各向同性刻蚀法对所述低k介电材料层进行刻蚀，至露出所述栅极结构下方的沟道区域的侧面，以在所述第一凹槽和所述第二凹槽的底部形成所述低k介电层。

优选地，所述第一厚度为10-120nm，且所述第二厚度为5-20nm。

优选地，所述第一厚度与所述第二厚度之间的差值大于或等于10nm。

优选地，露出的所述沟道区域的厚度为5-30nm。

优选地，所述第一凹槽和所述第二凹槽的深度为20-150nm。

优选地，所述低k介电层的厚度为10-100nm。

优选地，所述低k介电层的相对介电常数为1-3.9。

优选地，所述D）步骤包括：在所述第一凹槽和所述第二凹槽中的所述低k介电层上形成外延层，所述外延层填满所述第一凹槽和所述第二凹槽；在所述栅极结构的两侧形成间隙壁；以及执行源漏离子注入工艺，以在所述外延层中形成所述源极和所述漏极。

优选地，所述外延层为硅外延层、碳硅外延层或锗硅外延层。

优选地，所述外延层的厚度为30-100nm。

综上所示，本发明的方法采用流动性化学气相沉积法来形成埋氧化层，并且埋氧化层的材料为低k介电材料，因此不但可以解决采用热氧化工艺所带来的热预算问题，还可以有效地降低寄生电容。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1为现有的SOI半导体氧化物晶体管的示意图；

图2为根据本发明一个实施方式制作半导体器件的工艺流程图；以及

图3A-3L为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。

具体实施方式