[发明专利]一种网络处理器指令存储装置及该装置的指令存储方法

权利要求书

1.一种网络处理器指令存储装置，网络处理器包括两个以上的微引擎大组，每个微引擎大组包括N个微引擎，该N个微引擎包括两个以上的微引擎小组，所述指令存储装置包括：快速存储器(Qmem)、缓存(cache)、第一低速指令存储器和第二低速指令存储器，其中：

每个微引擎对应一个Qmem和一个缓存，Qmem设置为与微引擎连接，缓存与Qmem相连；

每个微引擎小组对应一个第一低速指令存储器，微引擎小组中每个微引擎对应的缓存与第一低速指令存储器相连；

每个微引擎大组对应一个第二低速指令存储器，微引擎大组中每个微引擎对应的缓存与第二低速指令存储器相连。

2.如权利要求1所述的装置，其特征在于：

所述Qmem用于在接收到微引擎发送的指令数据请求后，判断本Qmem是否有该指令数据，如果有，则将指令数据返回给微引擎，如果没有，则向缓存发送指令数据请求。

3.如权利要求1或2所述的装置，其特征在于：

所述Qmem中存储对处理质量要求最高的一个地址段的指令。

4.如权利要求1所述的装置，其特征在于：

所述缓存包括两个Cache Line，每个Cache Line存放多条连续的指令，所述Cache Line用于在接收到Qmem发送的指令数据请求后，判断本缓存是否有该指令数据，如果有，则将指令数据通过Qmem返回给微引擎，如果没有，则向第一低速指令存储器或第二低速指令存储器发送指令数据请求。

5.如权利要求4所述的装置，其特征在于：

所述两个Cache Line采用乒乓操作形式，且与报文存储器的乒乓操作同步。

6.如权利要求1或2或4或5所述的装置，其特征在于：

所述装置还包括第一仲裁模块、第二仲裁模块和第三仲裁模块，其中：

每个微引擎对应一个第一仲裁模块，该第一仲裁模块与每个微引擎的缓存相连；

每个微引擎小组对应一个第二仲裁模块，该第二仲裁模块的一端与微引擎小组中每个微引擎的第一仲裁模块相连，另一端与第一低速指令存储器相连；

每个微引擎大组对应一个第三仲裁模块，该第三仲裁模块的一端与每个微引擎的第一仲裁模块相连，另一端与第二低速指令存储器相连。

7.如权利要求6所述的装置，其特征在于：

所述第一仲裁模块，用于在缓存请求指令数据时，判断所请求的指令位于第一低速指令存储器还是位于第二低速指令存储器，向第一低速指令存储器或第二低速指令存储器发送指令数据请求；以及用于接收第一低速指令存储器或第二低速指令存储器返回的指令数据，将该指令数据返回给缓存；

所述第二仲裁模块，用于在接收到一个或多个第一仲裁模块发送的指令数据请求时，选择一个指令数据请求发送给第一低速指令存储器处理，将第一低速指令存储器取指后得到指令数据返回给相应的第一仲裁模块；

所述第三仲裁模块，用于在接收到一个或多个第一仲裁模块发送的指令数据请求时，选择一个指令数据请求发送给第二低速指令存储器处理，将第二低速指令存储器取指后得到指令数据返回给相应的第一仲裁模块。

8.如权利要求7所述的装置，其特征在于：

所述缓存还用于在接收到第一仲裁模块返回的指令数据后，更新缓存内容和标签。

9.如权利要求1、2、4、5、7或8所述的装置，其特征在于：

每个微引擎大组包括32个微引擎，该32个微引擎包括4个微引擎小组，每个微引擎小组包括8个微引擎。