[发明专利]MOS器件的建模方法

说明书

技术领域

本发明涉及器件建模领域，特别涉及一种对同时含有浅沟槽隔离（STI，shallow trench isolation）结构与超浅沟槽隔离（VSTI，very shallow trenchisolation）结构的MOS器件建模的方法。

背景技术

随着集成电路设计的复杂度越来越高，尺寸越来越小，隔离技术在集成电路制造中的作用越来越重要。CMOS工艺下的隔离技术主要包括介质材料隔离和反向PN结隔离等，其中介质材料隔离在消除寄生晶体管，降低工作电容，以及抑制MOS管的闩锁效应等方面均有出色表现。在3-0.35μm的工艺中，局部氧化（LOCOS）工艺被广泛使用，但是这种工艺有着自身的缺陷：（1）鸟嘴（bird’s beak）结构使场二氧化硅侵入有源区；（2）场氧注入在高温过程中发生再分布，引起有源器件的窄宽度效应（narrow width effect）；（3）场二氧化硅在窄隔离区变薄；（4）不平坦的表面形状。这些缺陷在进入到0.18μm及以下工艺节点时候显得尤为突出，LOCOS工艺已经不可用。因此，随着器件由深亚微米向纳米发展，浅沟槽隔离（STI）技术已经替代LOCOS技术成为主流的隔离技术。STI技术与LOCOS技术相比，具有完全无鸟嘴，完全平坦化，良好的抗闩锁等优点，而且STI技术可以回避高温工艺，减小了结间距和结电容，保证了有源区的面积，提高了集成度。

随着器件有源区面积的减小，STI应力对器件性能的影响将不可忽略，使得器件的性能与器件有源区的面积以及器件在有源区的位置强烈相关，它不仅对器件阈值电压产生影响，对器件的载流子迁移率也将产生影响。另外，在SOI（绝缘体上硅）MOS器件中，为了克服宽沟道器件在宽度方向上体引出效果不好的问题，会在器件长度方向上进行体引出。在源端采用VSTI进行体引出，在漏端使用常规STI结构。由于STI和VSTI的深度不同，因此其应力大小不同，对器件造成的影响也不同。目前的应力模型仅考虑了STI的影响，并未综合考虑STI和VSTI对于电路性能的影响，因此有必要综合STI和VSTI的影响对这种SOI MOS器件进行建模。

发明内容

针对之前建立模型的方法仅考虑STI对于器件性能影响的缺点，本发明提供了一种MOS器件的建模方法，所述MOS器件在源端包括第一类型的STI结构，在漏端包括第二类型的STI结构，该方法包括：a）建立定义器件的沟道区到第一类型的STI结构的距离以及到第二类型的STI结构的距离的一组参数；b）建立所述一组参数对迁移率的影响的解析模型，所述解析模型包含待确定的系数；c）对在源端和漏端都包含第一类型的STI结构的第一类型MOS器件和在源端和漏端都包含第二类型的STI结构的第二类型MOS器件进行测试，获得测试数据；d）根据所述测试数据确定所述解析模型的系数。

根据本发明提供的提参建模方法，通过分别对仅含有STI和VSTI的器件进行测试，并对应力模型提取参数，再综合确定二者的影响，确定同时含有STI(浅沟槽隔离)与VSTI(超浅沟槽隔离)的MOS器件的输出特性和转移特性模型。在方法上简单易行，可操作性强，填补了对同时含有STI和VSTI的器件进行建模的空白。

附图说明

图1为根据本发明的同时含有STI(浅沟槽隔离)与VSTI(超浅沟槽隔离)的MOS器件建模方法的流程图；

图2为本发明的一个实施例提供的仅含STI或仅含VSTI隔离的器件版图示意图；

图3为本发明的一个实施例提供的同时含有STI隔离与VSTI隔离的器件版图示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。