[发明专利]移位寄存器单元、移位寄存器电路、阵列基板及显示器件

权利要求书

1.一种移位寄存器单元，其特征在于，包括：

一第一上拉单元，所述第一上拉单元与高电平端、第一时钟信号端和控制节点A相连；

一第一下拉单元，所述第一下拉单元与低电平端、第二时钟信号端、输入信号端、所述上拉单元、第一输出端和所述控制节点A相连；

一下拉开关单元，所述下拉开关单元与所述高电平端、所述低电平端、所述第一时钟信号端、所述第二时钟信号端和控制节点B相连；

一第二下拉单元，所述第二下拉单元与所述低电平端、所述控制节点B和所述第二输出端相连；

一第二上拉单元，所述第二上拉单元与所述高电平端、所述控制节点A和所述第二输出端相连；

其中，所述第一上拉单元用于在所述第一时钟信号端输入低电平时拉高所述控制节点A的电平；所述第一下拉单元用于在所述第二时钟信号端和所述输入信号端均输入低电平时拉低所述控制节点A的电平；所述下拉开关单元用于在所述第一时钟信号端输入低电平时拉低所述控制节点B的电平，在所述第二时钟信号端输入低电平时拉高所述控制节点B的电平；所述第二上拉单元用于在所述控制节点A为低电平时拉高所述第二输出端输出的电平，输出驱动信号；所述第二下拉单元用于在所述控制节点B为低电平时拉低所述第二输出端输出的电平，复位驱动信号。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉单元包括：

一第一上拉模块，所述第一上拉模块与所述高电平端、所述第一时钟信号端和控制节点C相连；

一第二上拉模块，所述第二上拉模块与所述高电平端、所述第一时钟信号端和控制节点D相连；

一第三上拉模块，所述第三上拉模块与所述高电平端、所述第一时钟信号端和控制节点A相连；

相应的，所述第一下拉单元包括：

一第一下拉模块，所述第一下拉模块与所述输入信号端和所述控制节点C相连；

一第二下拉模块，所述第二下拉模块与所述第二时钟信号、所述控制节点C和所述控制节点D相连；

一第三下拉模块，所述第三下拉模块与所述低电平端、所述控制节点D和所述控制节点A相连；

其中，所述第一输出端与所述控制节点D相连。

3.根据权利要求2所述的移位寄存器单元，其特征在于，

所述第一上拉模块包括：一第一晶体管，所述第一晶体管的栅极连接所述第一时钟信号端，所述第一晶体管的源极连接所述高电平端，所述第一晶体管的漏极连接所述控制节点C；

所述第二上拉模块包括：一第二晶体管，所述第二晶体管的栅极连接所述第一时钟信号端，所述第二晶体管的源极连接所述高电平端，所述第二晶体管的漏极连接所述控制节点D；

所述第三上拉模块包括：一第三晶体管，所述第三晶体管的栅极连接所述第一时钟信号端，所述第三晶体管的源极连接所述高电平端，所述第三晶体管的漏极连接所述控制节点A；

所述第一下拉模块包括：一第四晶体管，所述第四晶体管的栅极和源极连接所述输入信号端，所述第四晶体管的漏极连接所述控制节点C；

所述第二下拉模块包括：一第五晶体管和一第一电容，所述第五晶体管的栅极连接所述控制节点C，所述第五晶体管的源极连接所述第二时钟信号端，所述第五晶体管的漏极连接所述控制节点D；所述第一电容的两极分别连接所述第五晶体管的栅极和漏极；

所述第三下拉模块包括：一第六晶体管和一第二电容，所述第六晶体管的栅极连接所述控制节点D，所述第六晶体管的源极连接所述低电平端，所述第六晶体管的漏极连接所述控制节点A；所述第二电容的两极分别连接所述第六晶体管的源极和漏极；

所述下拉开关单元包括：一第七晶体管和一第八晶体管，所述第七晶体管的栅极连接所述第一时钟信号端，所述第七晶体管的源极连接所述低电平端，所述第七晶体管的漏极连接所述控制节点B；所述第八晶体管的栅极连接所述第二时钟信号端，所述第八晶体管的源极连接所述高电平端，所述第八晶体管的漏极连接所述控制节点B；

所述第二下拉单元包括：一第九晶体管和一第三电容，所述第九晶体管的栅极连接所述控制节点B，所述第九晶体管的源极连接所述低电平端，所述第九晶体管的漏极连接所述第二输出端；所述第三电容的两极分别连接所述第九晶体管的源极和漏极；

所述第二上拉单元包括：一第十晶体管和一第四电容，所述第十晶体管的栅极连接所述控制节点A，所述第十晶体管的源极连接所述高电平端，所述第十晶体管的漏极连接所述第二输出端；所述第四电容的两极分别连接所述第十晶体管的漏极和所述第八晶体管的漏极。