[发明专利]应用金属氧化物半导体工艺的共振隧穿器件

说明书

技术领域

本发明的实施例涉及半导体领域，以及更具体地，涉及半导体的制造工艺。

背景技术

对高性能处理器的需求给半导体器件制造技术提出了很多挑战。随着栅极长度的缩短，截止状态的漏电问题变得越来越严重。每一代工艺中，其可允许晶体管截止漏电流比上一代有3倍的增加。能够控制这些寄生的截止漏电以降低功率消耗和其他不希望的影响就显得非常重要。漏电因跨越源极与沟道之间的势垒的扩散而产生，这主要决定于晶体管的温度。

控制截止漏电的现有技术中还有很多的缺点。在一种技术中是通过平阱分布(flat-well profile)或晕圈掺杂(halo doping)对沟道区域进行主动掺杂。另一种技术之目的在于在掺杂的热处理阶段降低掺杂剂受到扩散的总量。然而，这些技术不是很有效并且要求复杂的处理操作。

发明内容

本发明的一实施例是一种具有低截止状态漏电流的半导体器件的制造方法。第一器件的栅极结构形成在具有硬掩模的衬底层上。在栅极结构的下面形成的沟道具有一定宽度用于支撑栅极结构。在衬底层上淀积氧化物或介电层。在氧化层上淀积掺杂多晶硅层。在第一器件与相邻器件之间的掺杂多晶硅层上形成凹陷结区。

在下面说明中，会提出很多具体的细节。然而，很清楚即使没有这些具体的细节本发明的实施例也可以实施。另一方面，为了避免模糊对本说明书的理解，就不再陈述那些众所周知的电路、结构和工艺方法。

本发明的一个实施例可以描述为一种工序，这通常表示为流程图、流程表、结构图或框图。尽管流程图可能将操作作为连续的工序进行说明，但是实际许多操作可以并行或同时完成。另外，操作的顺序可以重新配置。一个工序在其操作已经完成时终结。一个工序可对应一个方法、一个程序、一个顺序、一个制造或生产方法等。

本发明一实施例是通过使用通常的金属氧化物半导体(MOS)工艺技术来制造共振隧穿晶体管的一种方法。这种技术使用外延弧尖来底切栅极下的硅并形成宽度小于10纳米的沟道或硅柱。这导致沟道区域的量子局限。通过随后对蚀刻区的光氧化，源极和漏极区域通过隧道势垒从沟道分离。通过使用栅极改变费米能级，共振隧穿的条件由栅极势能控制。结由掺杂多晶硅的淀积及回蚀形成。

附图说明

通过参阅下面的描述和用于描述本发明实施例的图可以更好的理解本发明的实施例。

图1是描述本发明的一个实施例可以实施的器件的示意图。

图2是描述根据本发明的一个实施例的隧道势垒效应的示意图。

图3A是描述根据本发明的一个实施例构成栅极结构的示意图。

图3B是描述根据本发明的一个实施例形成沟道的示意图。

图3C是描述根据本发明的一个实施例淀积氧化物/介电层的示意图。

图3D是描述根据本发明的一个实施例淀积掺杂多晶硅层的示意图。

图3E是描述根据本发明的一个实施例形成凹陷结区的示意图。

图3F是描述根据本发明的一个实施例淀积抗蚀剂的示意图。

图3G是描述根据本发明的一个实施例蚀刻掺杂多晶硅层的示意图。

图3H是描述根据本发明的一个实施例去除抗蚀剂的示意图。

图4是描述根据本发明的一个实施例的器件制造工序的流程图。

具体实施方式

图1是描述本发明的一个实施例可以实施的器件100的示意图。器件100包括栅极结构110，结区120，氧化物或介电层150和衬底165。器件100是由通常的金属氧化物半导体(MOS)工艺技术制造而成。这是一种对于缩短的栅极沟道长度具有改进性能的典型MOS场效应晶体管(FET)器件。

栅极结构110包括栅电极112、2个侧壁114和介电层116。栅电极112是由多晶硅构成。2个侧壁114在栅电极的相对侧形成。栅电极112和2个侧壁114在介电层116上形成。

结区120形成在栅极结构110的周围以确定结区域。结区120包括在栅极结构110两侧的漏极区130和源极区140。漏极区130和源极区140通常是由掺杂多晶硅层形成。

氧化物或介电层150在漏极区130和源极区140下面形成。氧化物或介电层150大约有3至7埃的厚度。向栅极结构110内部底切以在每个漏极区130和源极区140中形成凹陷区。这些凹陷区在栅极结构110和结区120的下面形成隧道势垒155。氧化物或介电层150确定了具有宽度W的沟道、杆或柱165来支撑栅极结构110。其宽度W一般小于10纳米。