[发明专利]半导体器件的制造方法及半导体器件

说明书

技术领域

后文公开的本实施例涉及一种半导体器件的制造方法以及半导体器件。

背景技术

近年来，根据电子器件的缩减尺寸、高性能以及降低成本的要求，伴随着每个半导体芯片的端子的小型化和增多，上面安装有半导体芯片的电路板的小型化和多层化以及电子元件在电路板上的高密度安装得以发展。

电路板已经分为各种各样并且变得很复杂。如伪片上系统(pseudo system on chip，pseudo SOC)技术所描述的，已经研究了通过使用衬底来整体形成电路的技术，该衬底是通过使用树脂封装多个具有不同特性的半导体芯片来形成。在伪SOC技术中，重布线层(rewiring layer)包括用于将相邻的半导体芯片彼此电性连接的布线部分等等，并且形成在内嵌有多个半导体芯片的重构晶圆(reconstructed wafer)上。

作为用于形成金属材料的图案的技术，已有多种技术发展得以发展。

专利文献1：公开号为2009-64954日本专利；

专利文献2：专利号为4543089的日本专利；

专利文献3：公开号为2001-351923的日本专利。

发明内容

本发明的目的是提供一种用于形成具有最佳形状的重布线层的半导体器件的制造方法。

根据实施例的一个方面，本发明提供了一种半导体器件的制造方法，包括：在衬底上形成绝缘层；在所述绝缘层中形成凹部；在所述绝缘层上形成掩模图案，所述掩模图案具有暴露所述凹部的第一开口，以及设置在所述第一开口的外部并且不暴露所述凹部的第二开口；通过分别在所述第一开口和所述第二开口中沉积导电材料形成第一导电部件和第二导电部件；以及抛光和去除所述绝缘层上侧上的所述第一导电部件和所述第二导电部件以便在所述凹部中留下所述第一导电部件。

通过在权利要求书特别指出的元件和组件可以实现和得到实施例的目的和优势。

可以理解的是，前述的总体描述和以下详细描述都是示例性和解释性的，而并非对权利要求所要求保护的实施例的限制。

附图说明

图1A是根据实施例的伪SOC晶圆的示意性平面图；

图1B和图1C是根据实施例的伪SOC晶圆的示意性截面图；

图2A至图2D是示出根据实施例的伪SOC晶圆的制造方法的主要工艺的示意性截面图；

图2E至图2H是示出根据实施例的伪SOC晶圆的制造方法的主要工艺的示意性截面图；

图2I至图2L是示出根据实施例的伪SOC晶圆的制造方法的主要工艺的示意性截面图；

图2M至图2P是示出根据实施例的伪SOC晶圆的制造方法的主要工艺的示意性截面图；

图2Q至图2S是示出根据实施例的伪SOC晶圆的制造方法的主要工艺的示意性截面图；

图2T至图2V是示出根据实施例的伪SOC晶圆的制造方法的主要工艺的示意性截面图；

图3A和图3B是根据实施例的伪SOC晶圆的示意性平面图，且该伪SOC晶圆中形成有布线导电部件和虚置导电部件；

图4A和图4B是第一实验中样品的示意性平面图；

图4C是第一实验中样品的示意性平面图；

图5A至图5C是示出第一实验中样品的制造方法的主要工艺的示意性截面图；

图5D至图5F是示出第一实验中样品的制造方法的主要工艺的示意性截面图；

图6A和图6B是第一实验中样品的示意性平面图；

图6C和图6D是第一实验中对照样品的示意性平面图；

图7A是示出汇总第一实验中样品和对照样品的镀层高度的曲线图；

图7B是示出汇总第一实验中导电部件的凹陷量的曲线图；

图8是示出汇总第一实验中对照样品的衬底的翘曲的曲线图；

图9A和图9B分别示出描绘第二实验中沟槽状开口的宽度与镀层高度之间关系的曲线图，以及描绘第二实验中孔状开口的直径与镀层高度之间关系的曲线图；

图10A和图10B分别示出描绘由形成在衬底整个表面上的Cu层形成的布线的横截面的SIM图像，以及描绘由分隔并形成在衬底上的Cu层形成的布线的横截面的SIM图像。

具体实施方式

将会描述根据本发明实施例的伪SOC晶圆的制造方法。

首先，参考图1A至图1C描述通过本实施例的方法制造的伪SOC晶圆的示意性结构。