[发明专利]执行模式备份寄存器的模拟

权利要求书

1.一种微处理器，包含：

多个处理模式，包含一使用者模式与多个意外事件模式；

至少一执行单元，用以在程序指令指定的操作数上执行多个算数运算；

一第一存储元件组，耦接于该执行单元，其中，该第一存储元件组包含一第一操作数子集，并提供该第一操作数子集给该执行单元；

一第二存储元件组，关联于各处理模式，其中，该第二存储元件组包含一第二操作数子集，其中，该第二存储元件组无法直接提供该第二操作数子集给该执行单元；以及

一逻辑，其中，当从该些处理模式中的一当前处理模式进入一新处理模式时，该逻辑将该第一存储元件组中的该第一操作数子集存储至关联于该当前处理模式的第二存储元件组，并将关联于该新处理模式的该第二存储元件组中的该第二操作数子集恢复至该第一存储元件组。

2.如权利要求1所述的微处理器，还包含：

一第三存储元件组，其耦接于该执行单元，其中，该第三存储元件组包含一第三操作数子集，并提供该第三操作数子集至该执行单元；

其中该新处理模式是该些意外事件模式中的一第一意外事件模式；

一第四存储元件组，其关联于该第一意外事件模式，其中该第四存储元件组包含一第四操作数子集，其中该第四存储元件组无法直接提供该第四操作数子集至该执行单元；以及

一第五存储元件组，其关联于除了该第一意外事件模式的外的所有该些处理模式，其中，该第五存储元件组包含一第五操作数子集，其中该第五存储元件组无法直接提供该第五操作数子集至该执行单元；

其中，当从该当前处理模式进入该新处理模式或该第一意外事件模式时，该逻辑额外将该第三存储单元组的该第三操作数子集存储至该第五存储单元，并将该第四存储元件组中的该第四操作数子集恢复至该第三存储元件组；

其中，当从该第一意外事件模式进入该些意外事件模式的一第二意外事件模式时，该逻辑将该第三存储单元组的该第四操作数子集存储至该第四存储单元，并将关联于该新处理模式的该第五存储元件组中的该第三操作数子集恢复至该第三存储元件组。

3.如权利要求2所述的微处理器，

其中，该微处理器利用该第一存储元件组的一第一存储元件以保存该ARM ISA的一堆迭式指示符寄存器操作数，并利用该第一存储元件组的一第二存储元件以保存该ARM ISA的一连结寄存器操作数，以在该ARM ISA的该连结寄存器操作数上的执行单元执行该些算数运算；

其中，各第二存储元件组包含一第一存储元件以保存一ARM ISA堆迭式指示符寄存器操作数，以及一第二存储元件以保存用以关联处理模式的一ARM ISA连结寄存器操作数；

其中，该微处理器利用该第三存储元件组以保存ARM ISA R8-R12通用寄存器的操作数，以在该ARM ISA R8-R12通用寄存器的操作数上的执行单元执行该些算数运算；

其中，该第四存储元件组包含多个用以保存ARM ISAR8-R12通用寄存器操作数的存储元件，以对应ARM ISA FIQ意外事件模式；

其中，该第五存储元件组包含多个用以保存ARM ISAR8-R12通用寄存器操作数的存储元件，以对应除了ARM ISA FIQ意外事件模式的外全域的ARM ISA处理模式。

4.如权利要求1所述的微处理器，其中该微处理器利用该第一存储元件组的该第一存储元件以保存该ARM ISA的一堆迭式指示符寄存器操作数，以及利用该第一存储元件组的该第二存储元件以保存该ARM ISA的一连结寄存器操作数，以在该ARM ISA的该连结寄存器操作数上的执行单元执行该些算数运算。

5.如权利要求1所述的微处理器，其中该第一存储元件组包含多个硬件寄存器，其中该第二存储元件组包含一随机存取存储器(RAM)。

6.如权利要求5所述的微处理器，

其中，该随机存取存储器可通过该微处理器的微码进行载入或写入；

其中，该随机存取存储器不可通过ISA机器语言程序指令进行载入或写入。

7.如权利要求1所述的微处理器，还包含：

一超纯量乱序执行管线，包含：

至少一执行单元；以及

一载入单元(load unit)，其偶接于该第一存储元件组，其中该第二存储元件组提供该第二操作数子集至该载入单元，其中该载入单元提供该第二操作数子集至该执行单元。