[发明专利]一种增加单位测试模块的可测器件的测试键回路

说明书

技术领域

本发明涉及半导体前道工艺的电性测试的实用测试技术领域，尤其涉及一种增加单位测试模块的可测器件的测试键回路。

背景技术

现有的半导体前道工艺的电性测试使用的回路中，如图1所示，待测器件的各个电位端直接与测试PAD连接，因此即便使用一些共通的PAD的布线设计，一个测试模块所能测试的器件最多与测试PAD的数目相持平。由于测试用的探针卡的需求，测试用的PAD需要占用很大的面积和间距，而所需要测试的器件本身面积很小，这就导致了一个测试模块由于测试PAD的原因占用了很大的面积，但是该模块实际测试的器件所占面积却有限，测试模块中的很大部分面积并没有被利用到。由于探针卡的技术需要，测试PAD的面积和间距很难缩小，如何在不增加测试PAD的前提下增加待测器件将成为提高测试效率和面积使用率的关键。

发明内容

针对上述存在的问题，本发明的目的是提供一种增加单位测试模块的可测器件的测试键回路，增加单位Test Block所能测试的器件数量，以消除传统的半导体前道工序电性测试的测试模块所需面积大，待测器件受限于测试PAD的数目而无法提高单位测试模块的使用效率的技术缺陷。

本发明的目的是通过下述技术方案实现的：

一种增加单位测试模块的可测器件的测试键回路，包括若干单位测试模块，其特征在于，分别在每一个所述单位测试模块两端中的低电位端通过串接一个主CMOS器件连通至第一电压端V0，用于控制相应的所述单位测试模块的导通和关闭，同时分别在每一个所述单位测试模块两端中的低电位端通过另串接一个副CMOS器件连通至第二电压端VS，每一个所述单位测试模块的两端中的高电位端连通第三电压端F；所述主CMOS器件的栅极与所述副CMOS器件的栅极共连。

上述测试键回路，其中，所述主CMOS器件和所述副CMOS器件均为NMOS。

上述测试键回路，其中，所述主CMOS器件的源极连通至第一电压端V0，所述副CMOS器件的源极与各个相应的所述主CMOS器件的漏极连通。

上述测试键回路，其中，每一个所述单位测试模块的电阻值计算方式如下：

R=（Vhigh-Vs）/Ihigh

其中，Vhigh代表在所述第三电压端F施加的高电压，Vs表示所述第二电压端VS的电压值，所述Ihigh表示所述第三电压端F的电流值。

上述测试键回路，其中，在测量所述单位测试模块中任意一个时，打开待测所述单位测试模块所对应的所述主CMOS器件和所述副CMOS器件，并关闭其他所述主CMOS器件和所述副CMOS器件。

与已有技术相比，本发明的有益效果在于：

本发明在保证测试精度、不改变测试PAD的数量和占用面积的前提下，相当有效地增加单位测试模块的待测器件的数量。以22个PAD的测试模块为例，现在常用的测试回路设计方案中，可以测试21个待测器件；而利用本发明则可以测试最多100个待测器件，单位面积的使用率提升了将近400%。另外，本发明结构简单，方便layout的布线，便于实现。提高测试面积的使用率，无论对量产产品的WAT测试，还是对研发的试作芯片的开发设计，都具有相当实用的价值。

附图说明

图1是先有技术中现有的半导体前道工艺的电性测试使用的回路中PAD的布线设计图；

图2是本发明增加单位测试模块的可测器件的测试键回路的电路图。

具体实施方式

下面结合原理图和具体操作实施例对本发明作进一步说明。

本发明在不改变测试PAD的数量和面积的前提下，利用CMOS的开关效应，通过对PAD的切换利用，增加单位测试模块所能测试的器件数量。图2示出了本发明增加单位测试模块的可测器件的测试键回路的电路图，本回路包括若干单位测试模块（DUT），分别在每一个单位测试模块两端中的低电位端通过串接一个主CMOS器件连通至第一电压端V0，用于控制相应的单位测试模块的导通和关闭，同时分别在每一个单位测试模块两端中的低电位端通过另串接一个副CMOS器件连通至第二电压端VS，每一个单位测试模块的两端中的高电位端连通第三电压端F，主CMOS器件的栅极与副CMOS器件的栅极共连。

优选地，主CMOS器件和副CMOS器件均为NMOS。