[发明专利]LDPC解码器的有效存储的实现

权利要求书

1.一种计算机处理器可实现的用于对低密度奇偶校验检查(LDPC)码解码的方法，包括：

接收对数似然比(LLR)输入比特流；

对于LLR输入比特流执行组合的比特解交织和重新排序过程，并存储在物理存储空间，包括：

对于LLR输入比特流中的每个LLR比特，确定逻辑存储地址，

对于LLR输入比特流中的每个LLR比特，从LLR比特的逻辑存储地址确定物理存储地址；

解码存储在物理存储空间的LLR输入比特流；以及

对于解码的LLR输入比特流执行组合的解重新排序和解映射过程。

2.如权利要求1所述的方法，其中所述LLR输入比特流包含15个LDPC码字，每个码字包含9216个LLR比特。

3.如权利要求2所述的方法，其中LLR输入比特流中每个LLR比特的逻辑存储地址具有在384行、360列的逻辑存储矩阵内的一行和一列元素；并且

其中当接收LLR输入比特流时，LLR输入比特流中的每个LLR比特按照逐列递升的顺序被在逻辑上递增地寻址。

4.如权利要求3所述的方法，其中所述物理存储地址具有在2160行、64列的物理存储空间内的一行和一列元素；以及

其中LLR输入比特流中的每个LLR比特通过存储地址计算被在物理上寻址，包括：

(1)以LLR输入比特流中逻辑存储行-列地址为0-0的第一个LLR比特开始，为所述第一个LLR比特分配0-0的物理存储行-列地址，将LDPC码字计数器重置为0，将余数计数器重置为0，以及将商数计数器重置为0；

(2)如果在上一次迭代中已经处理的LLR比特的逻辑存储行地址为383，那么将当前正在处理的LLR比特的逻辑存储行地址设定为0，并且将当前正在处理的LLR比特的逻辑存储列地址分配成上一次迭代已经处理的LLR比特的逻辑存储列地址加1；否则将当前正在处理的LLR比特的逻辑存储行地址分配成上一次迭代已经处理的LLR比特的逻辑存储行地址加1，跳过(3)并从(4)执行；

(3)如果当前处理的LLR比特的逻辑存储列地址值不能被36整除，那么将余数计数器增加1，否则将余数计数器重置为0，并将商数计数器增加1；

(4)如果当前处理的LLR比特的逻辑存储行地址是25、153或281，那么将商数计数器设定为当前处理的LLR比特的逻辑存储列地址被36整除然后减6，否则如果当前处理的LLR比特的逻辑存储行地址是51、179或307，那么将商数计数器设定为当前处理的LLR比特的逻辑存储列地址被36整除然后减2，否则如果当前处理的LLR比特的逻辑存储行地址是76、204或332，那么将商数计数器设定为当前处理的LLR比特的逻辑存储列地址被36整除然后减8，否则如果当前处理的LLR比特的逻辑存储行地址是102、230或358，那么将商数计数器设定为当前处理的LLR比特的逻辑存储列地址被36整除然后减4，否则如果当前处理的LLR比特的逻辑存储行地址是128或256，那么将商数计数器设定为当前处理的LLR比特的逻辑存储列地址被36整除；

(5)如果当前处理的LLR比特的逻辑存储行地址为25、153或281，并且当前处理的LLR比特的逻辑存储列地址在216和359之间，那么将LDPC码字计数器增加1，否则如果当前处理的LLR比特的逻辑存储行地址为51、179或307，并且当前处理的LLR比特的逻辑存储列地址在72和359之间，那么将LDPC码字计数器增加1，否则如果当前处理的LLR比特的逻辑存储行地址为76、204或332，并且当前处理的LLR比特的逻辑存储列地址在288和359之间，那么将LDPC码字计数器增加1，否则如果当前处理的LLR比特的逻辑存储行地址为102、230或358，并且当前处理的LLR比特的逻辑存储列地址在144和359之间，那么将LDPC码字计数器增加1，否则如果当前处理的LLR比特的逻辑存储行地址为128或256，那么将LDPC码字计数器增加1，否则如果当前处理的LLR比特的逻辑存储行地址为26、154或282，并且当前处理的LLR比特的逻辑存储列地址在0和215之间，那么将LDPC码字计数器增加1，并将商数计数器设定为当前处理的LLR比特的逻辑存储列地址被36整除然后加4，否则如果当前处理的LLR比特的逻辑存储行地址为52、180或308，并且逻辑存储列地址在0和71之间，那么将LDPC码字计数器增加1，并将商数计数器设定为当前处理的LLR比特的逻辑存储列地址被36整除然后加8，否则如果逻辑存储行地址为77、205或333，并且逻辑存储列地址在0和287之间，那么将LDPC码字计数器增加1，并将商数计数器设定为当前处理的LLR比特的逻辑存储列地址被36整除然后加2，否则如果当前处理的LLR比特的逻辑存储行地址为103、231或359，并且当前处理的LLR比特的逻辑存储列地址在0和143之间，那么将LDPC码字计数器增加1，并将商数计数器设定为当前处理的LLR比特的逻辑存储列地址被36整除然后加6，否则将商数计数器增加10；

(6)将中间变量设定为下述的和：余数计数器值乘以256加商数计数器值；在物理存储行地址等于LDPC码字计数器值乘以144再加中间变量值之和以及物理存储列地址等于中间变量值除以64取余的物理存储空间中存储当前处理的LLR比特，并根据所分配的物理存储行-列地址存储在物理存储空间中；以及

(7)对于LLR输入比特流中的下一个LLR比特，从(2)重复执行，直到到达LLR输入比特流中的最后一个LLR比特。