[发明专利]具有双边沿时钟的集成电路

权利要求书

1.一种集成电路，包括：

时钟分布网络，所述时钟分布网络可操作为接收时钟信号并且可操作为提供多个对应的本地时钟信号；

多个时钟脉冲发生器，所述多个时钟脉冲发生器中的每个可操作为接收所述多个对应的本地时钟信号中相应的一个并且可操作为生成对应的时钟脉冲；和

占空比失真校正电路，所述占空比失真校正电路可操作为调节被提供给所述时钟分布网络的所述时钟信号。

2.根据权利要求1所述的集成电路，还包括：

锁相环，所述锁相环可操作为提供时钟输入到所述占空比失真校正电路，其中所述占空比失真校正电路可操作为调节所述时钟输入以生成被提供给所述时钟分布网络的所述时钟信号。

3.根据权利要求2所述的集成电路，其中由所述锁相环提供的所述时钟输入具有给定占空比，并且其中所述占空比失真校正电路包括可操作为调节所述时钟信号的电路，其中调节所述时钟信号使所述多个对应的本地时钟信号的占空比变为等于所述给定占空比。

4.根据权利要求1所述的集成电路，还包括：

输入输出引脚，所述输入输出引脚可操作为提供时钟输入给所述占空比失真校正电路，其中所述占空比失真校正电路可操作为调节所述时钟输入以生成被提供给所述时钟分布网络的所述时钟信号。

5.根据权利要求4所述的集成电路，其中由所述输入输出引脚提供的所述时钟输入具有给定的占空比，并且其中所述占空比失真校正电路包括可操作为调节所述时钟信号的电路，其中调节所述时钟信号使所述多个对应的本地时钟信号的占空比变为等于所述给定占空比。

6.根据权利要求1所述的集成电路，还包括：

多个电平敏感脉冲锁存器，所述多个电平敏感脉冲锁存器可操作为接收由所述多个时钟脉冲发生器生成的所述时钟脉冲。

7.根据权利要求1所述的集成电路，其中所述占空比失真校正电路包括可操作为调节所述时钟信号的电路，其中调节所述时钟信号使所述多个对应的本地时钟信号的占空比变为等于50%的占空比。

8.根据权利要求1所述的集成电路，还包括反馈路径，其中所述占空比失真校正电路可操作为通过所述反馈路径接收所述多个对应的本地时钟信号。

9.根据权利要求1所述的集成电路，其中所述占空比失真校正电路包括时钟缓冲器，所述时钟缓冲器具有输出端，其中所述时钟缓冲器可操作为在其输出端提供所述时钟信号给所述时钟分布网络，并且其中所述占空比失真校正电路可操作为调节所述时钟缓冲器，其中调节所述时钟缓冲器使所述多个对应的本地时钟信号的占空比变为等于50%的占空比。

10.根据权利要求1所述的集成电路，其中所述占空比失真校正电路包括：

第一寄存器传输电路，所述第一寄存器传输电路具有第一延迟电路；

第二寄存器传输电路，所述第二寄存器传输电路具有第二延迟电路；和

控制电路，所述控制电路耦合到所述第一和第二寄存器传输电路，其中所述控制电路可操作为调节所述第一和第二延迟电路，并且其中所述控制电路可操作为生成被提供给所述时钟分布网络的所述时钟信号。

11.一种集成电路，包括：

多个脉冲锁存器，所述多个脉冲锁存器中的每一个均具有时钟脉冲输入端；

时钟分布网络，所述时钟分布网络可操作为分布多个本地时钟信号；和

多个双边沿时钟脉冲发生器，所述多个双边沿时钟脉冲发生器中的每一个可操作为接收所述多个本地时钟信号中相应的一个并且可操作为响应于所述多个本地时钟信号的上升边沿和下降边沿而产生对应的时钟脉冲，其中所述多个脉冲锁存器的所述时钟脉冲输入端可操作为接收所述时钟脉冲。

12.根据权利要求11所述的集成电路，其中所述多个双边沿时钟脉冲发生器中的每一个均包括延迟电路，所述延迟电路可操作为生成由所述双边沿时钟脉冲发生器接收的所述多个本地时钟信号中相应的一个的多个延迟版本。

13.根据权利要求12所述的集成电路，其中所述多个双边沿时钟脉冲发生器中的每一个还包括多路复用器，所述多路复用器耦合至所述延迟电路。