[发明专利]半导体器件及其制造方法

权利要求书

1.一种半导体器件，其具备高耐压p沟道型晶体管，在该半导体器件中，上述高耐压p沟道型晶体管包括：

半导体衬底，其具有主表面且在内部具有p型区域；

p型阱区域，其配置在上述p型区域上且在上述主表面上，具有用于取出漏电极的第一p型杂质区域；

n型阱区域，其配置成在沿着上述主表面的方向上与上述p型阱区域相接，具有用于取出源电极的第二p型杂质区域；

栅电极，其在沿着上述主表面的方向上，配置在上述第一p型杂质区域与上述第二p型杂质区域之间；以及

p型埋入沟道，其配置在上述n型阱区域上，沿着上述主表面延伸，

其中，上述n型阱区域与上述p型阱区域的边界部配置在与上述栅电极的靠近上述第一p型杂质区域一侧的端部相比更靠近上述第一p型杂质区域的位置上。

2.根据权利要求1所述的半导体器件，其特征在于，

上述p型埋入沟道与上述第二p型杂质区域相接，上述p型埋入沟道的靠近上述第一p型杂质区域一侧的端部配置在与上述栅电极的靠近上述第一p型杂质区域一侧的端部相比更靠近上述第一p型杂质区域的位置上。

3.根据权利要求1或2所述的半导体器件，其特征在于，

在上述半导体衬底的上述主表面上配置有绝缘层，该绝缘层在俯视观察时与上述栅电极的靠近上述p型杂质一侧的端部相重叠，具有被配置到比上述p型埋入沟道的最下部更深位置的厚度。

4.一种半导体器件，其具备高耐压p沟道型晶体管，在该半导体器件中，上述高耐压p沟道型晶体管包括：

半导体衬底，其具有主表面且在内部具有p型区域；

p型阱区域，其配置在上述p型区域上且在上述主表面上，具有用于取出漏电极的第一p型杂质区域；

n型阱区域，其配置成在沿着上述主表面的方向上与上述p型阱区域相接，具有用于取出源电极的第二p型杂质区域；

栅电极，其在沿着上述主表面的方向上，配置在上述第一p型杂质区域与上述第二p型杂质区域之间；以及

p型埋入沟道，其配置在上述n型阱区域上，沿着上述主表面延伸，

其中，在上述半导体衬底的主表面上配置有绝缘层，该绝缘层在俯视观察时与上述栅电极的靠近上述p型杂质一侧的端部相重叠，具有被配置到比上述p型埋入沟道的最下部更深的位置的厚度。

5.根据权利要求4所述的半导体器件，其特征在于，

上述n型阱区域与上述p型阱区域的边界部配置在与上述栅电极的靠近上述第一p型杂质区域一侧的端部相比更靠近上述第一p型杂质区域的位置上。

6.根据权利要求4或5所述的半导体器件，其特征在于，

上述p型埋入沟道与上述第二p型杂质区域相接，上述p型埋入沟道的靠近上述第一p型杂质区域一侧的端部配置在与上述栅电极的靠近上述第一p型杂质区域一侧的端部相比更靠近上述第一p型杂质区域的位置上。

7.根据权利要求1～6中的任一项所述的半导体器件，其特征在于，

还具备低电压p沟道型晶体管，该低电压p沟道型晶体管被配置成在上述半导体衬底的上述p型区域上且在沿着上述主表面的方向上与上述高耐压p沟道型晶体管并列，

上述高耐压p沟道型晶体管和上述低电压p沟道型晶体管在上述主表面上共用上述p型埋入沟道。

8.一种具备高耐压p沟道型晶体管的半导体器件的制造方法，其形成上述高耐压p沟道型晶体管的工序具备以下工序：

准备具有主表面且在内部具有p型区域的半导体衬底；

在上述p型区域上且在上述主表面上形成具有用于取出漏电极的第一p型杂质区域的p型阱区域；

将具有用于取出源电极的第二p型杂质区域的n型阱区域形成为在沿着上述主表面的方向上与上述p型阱区域相接；

形成配置在上述n型阱区域上并沿着上述主表面延伸的p型埋入沟道；以及

在沿着上述主表面的方向上的上述第一p型杂质区域与上述第二p型杂质区域之间形成栅电极，

其中，形成上述n型阱区域的工序和形成上述p型埋入沟道的工序使用相同的掩模在时间上连续地进行，

将上述n型阱区域和上述p型阱区域形成为使上述n型阱区域与上述p型阱区域的边界部被配置在与上述栅电极的靠近上述第一p型杂质区域一侧的端部相比更靠近上述第一p型杂质区域的位置上。