[发明专利]半导体器件及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及的是一种半导体器件及其形成方法。

背景技术

随着IC技术的发展，器件尺寸越来越小，互连RC延迟对器件开启速度影响越来越大，远远超过栅延迟带来的影响，所以减少RC互连延迟成为人们关注的焦点。一方面人们引进用电阻率小的Cu代替电阻率大的Al，以减小互连电阻，并应用于0.25μm及以下的工艺；另一方面人们引进低介电常数材料来减少金属互连线之间的电容。进一步地，当特征尺寸达到32纳米及以下的工艺的时候，在制作铜布线或导电插塞时，为防止RC效应，须使用超低介电常数(Ultra low k)的介电材料作为介质层(所述超低k为介电常数小于等于2.5)。

为了解决Cu扩散沾污问题，在淀积Cu之前先淀积一薄层Cu阻挡层-Ti/TiN或Ta/TaN；为了解决Cu的刻蚀难的问题，Cu大马士革结构应运而生，现在IC业界普遍采用此结构做Cu工艺。但是随着这些新材料的引入带来很多问题，比如，大马士革结构中的蚀刻阻挡层的选择和制备，其使得器件可靠性问题也成为挑战。

蚀刻阻挡层的作用一方面在于上述低介电常数或超低介电常数材料层内定义凹槽及介质层通孔结构时的蚀刻停止效果(因两者构成材质不同，具有较佳的蚀刻选择比)，可得到较佳的凹槽及介质层通孔结构。另一方面，亦提供了作为防止金属铜材料向内部扩散。

半导体器件的制作工艺如图1至图4所示：

参考图1，提供半导体衬底10，所述半导体衬底10上形成有如晶体管、电容器、导电插塞等结构；在半导体衬底10上形成刻蚀阻挡层20(即Si_xC_yN_z)；在刻蚀阻挡层20上形成低k或超低k介质层30；在低k或超低k介质层30上形成抗反射层(BARC)40；在抗反射层40上涂覆光刻胶层50；经过曝光显影工艺，在光刻胶层50上定义出开口的图案。

如图2所示，以光刻胶层50为掩膜，沿开口的图案刻蚀低k或超低k介质层30至露出半导体衬底10，形成沟槽60。

如图3所示，去除光刻胶层50和抗反射层40；用溅镀工艺在低k或超低k介质层30上形成铜金属层70，且所述铜金属层70填充满沟槽。

如图4所示，采用化学机械研磨法(CMP)平坦化铜金属层70至露出低k或超低k介质层30，形成金属布线层70a。

目前人们大多采用碳氮化硅(Si_xC_yN_z)充当刻蚀阻挡层。更多相关技术可以参考申请号为US20000705279的美国专利申请。

但是Si_xC_yN_z介电常数比较大，一般位于5.1～5.6范围内，从而不太适合做绝缘层，不利于减少RC互连延迟。

现有技术中还提供了一种双层结构的碳氮化硅，其具体可以包括：介电常数约为5.2的第一碳氮化硅和位于所述第一碳氮化硅上的第二碳氮化钛，所述第二碳氮化硅的介电常数约为3.8。其中，所述第二碳氮化硅是采用等离子体注入方式向第一碳氮化硅的上部注入碳元素形成的。虽然通过等离子体注入碳元素可以减小碳氮化硅的介电常数，但是同时也会导致这种双层结构的碳氮化硅出现等离子体损坏(PID)。此外，为了减小碳氮化硅的介电常数而注入过多的碳离子还会使得碳氮化硅中存在很多悬挂键，最终导致其中存在较高的电荷，这些都不利于减小半导体器件的RC互连延迟。

因此，如何减小半导体器件的RC互连延迟就成为本领域技术人员亟待解决的问题。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法，以减小半导体器件的RC互连延迟。

为解决上述问题，本发明提供了一种半导体器件，包括：

半导体衬底；

位于所述半导体衬底上的粘合层、刻蚀阻挡层和介质层，所述刻蚀阻挡层的介电常数位于2.2～2.5；

位于所述半导体衬底上且贯穿所述介质层、刻蚀阻挡层和粘合层的金属布线层或导电插塞。

可选地，所述金属布线层或导电插塞的材料包括铜。

可选地，所述刻蚀阻挡层的材料包括氮化硼。

可选地，所述刻蚀阻挡层的厚度范围包括

可选地，所述粘合层的材料包括碳氮化硅层。

可选地，所述粘合层的厚度范围包括

可选地，所述粘合层与所述半导体衬底之间包括：籽晶层。

可选地，所述籽晶层的材料包括硅和氮化硅。

可选地，所述籽晶层的厚度范围包括