[发明专利]基于埋层N型阱的异质结1T-DRAM结构及其制备方法

说明书

技术领域

本发明涉及一种1T-DRAM结构及其制备方法，尤其涉及一种基于埋层N型阱的异质结1T-DRAM结构及其制备方法。

背景技术

随着半导体集成电路器件特征尺寸的不断缩小，传统1T/1C嵌入式DRAM单元为了获得足够的存储电容量（一般要求30fF/cell），其电容制备工艺（stack capacitor或者deep-trench capacitor）将越来越复杂，并且与逻辑器件工艺兼容性越来越差。因此，与逻辑器件兼容性良好的无电容DRAM（Capacitorless DRAM）将在VLSI中高性能嵌入式DRAM领域具有良好发展前景。其中 1T-DRAM（one transistor dynamic random access memory）因其cell 尺寸只有4F²而成为目前无电容DRAM的研究热点。

1T-DRAM一般为一个SOI浮体（floating body）NMOSFET晶体管或者带埋层N型阱的NMOSFET晶体管，当对其体区充电，即体区孔穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底偏置效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0”，这时衬底效应消失，阈值电压恢复正常。而读操作是读取该晶体管开启状态时的源漏电流，由于“1”和“0”状态的阈值电压不同，两者源漏电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“0”。

1T-DRAM的工作特性在以下论文中有详细描述：Ohsawa, T.; et al. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002, Volume: 37 Issue:11 , page: 1510 – 1522。

根据写“1”操作方法的不同，1T-DRAM可以分为两类，一类采用晶体管工作于饱和区时通过碰撞电离（impact-ionization）在体区积累孔穴，一类采用GIDL效应使体区积累孔穴。采用碰撞电离效应的1T-DRAM是目前1T-DRAM的研究热点。

但是，目前常规的带埋层N型阱的NMOSFET晶体管1T-DRAM结构还需要在以下几方面做进一步改善以提高性能：

1、体区电势受体区与埋层N型阱的孔穴势垒、体区与源的孔穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小（一般只有0.3V左右），这使得读出的信号电流较小；

2、在该1T-DRAM工作时，埋层N型阱需要接正电压，以使P型体区和埋层N型阱所形成的PN结反偏，但其必然具有一个PN结反偏电流，从而造成体区积累的孔穴流失，因此，需尽量减小该反偏电流。同理，也需尽量减小体区与源的漏电流，以提高1T-DRAM的保留时间（retention time）。

3、增大碰撞电离效应，以增大体区孔穴产生速率，增大1T-DRAM单元的读写速率。

发明内容

针对上面描述的目前常规的带埋层N型阱的NMOSFET晶体管1T-DRAM结构所需要进一步改善的三个方面，从能带工程出发，提出一种埋层N型阱和源区采用宽禁带的半导体材料，而体区和漏区采用窄禁带的半导体材料，即采用异质结的方法来改善常规1T-DRAM的性能，并提出其制备方法：

其中，体区和漏区采用比Si的禁带宽度窄的锗硅（SiGe），以增大碰撞电离效应，从而增大体区孔穴产生速率，增大1T-DRAM单元的读写速率。对于体阱、体源PN结，为了增大孔穴势垒，从理论上讲，如果用比SiGe的禁带更宽的能带工程材料就可以实现。同时，为了不影响NMOS的阈值电压，该宽禁带材料的导带需要和硅的相同或相近，即只需要价带比SiGe更低，碳化硅（SiC）就具有这个特性。

本发明第一个目的是提供一种基于埋层N型阱的异质结1T-DRAM结构，包括底层硅、位于所述底层硅上方的埋层N型阱层、和位于所述埋层N型阱层上方的顶层硅；还包括有栅极和位于栅极两侧的浅沟槽，所述栅极位于所述顶层硅的上表面，所述浅沟槽上表面与所述顶层硅上表面处于同一平面，所述浅沟槽下底面位于所述埋层N型阱中；所述栅极与浅沟槽之间的体区层中分别为源区和漏区。

其中，所述顶层硅包括P型SiGe层，所述源区材质为N⁺型SiC，所述漏区材质为N⁺型SiGe，所述埋层N型阱层材质为N型SiC。