[发明专利]一种提高晶体管载流子迁移率的PMOS结构

说明书

技术领域

本发明涉及半导体器件结构，属于集成电路领域，尤其涉及一种提高晶体管载流子迁移率的PMOS结构。

背景技术

随着半导体相关制造工艺的发展以及集成电路芯片按照比例尺寸缩小的趋势，应力工程在半导体工艺和半导体器件性能方面所起的作用越来越明显，应力工程广泛适应于改进晶体管载流子迁移率的半导体器件上。目前，就有一些应用在一些特殊的芯片类型上，如互补金属氧化物半导体（CMOS，Complementary Metal-Oxide-Semiconductor）器件。

通常，在CMOS器件的复杂制备工艺流程中存在各种各样的应力，由于器件尺寸的逐步缩小，而最终留在器件沟道中的应力对器件的性能有着较大的影响。很多应力对器件的性能是有改善的，不同种类的应力对器件中的载流子（即电子和空穴）迁移率有着不同的影响作用。

图1为现有技术的一个P型的金属氧化物半导体场效应晶体管的俯视结构图。构成晶体管100栅极101的材料一般为栅多晶硅，栅极101两侧的衬底999（参考图2）上形成成对的有源区120，有源区120两侧为浅沟槽隔离区200，图1中未示出栅极101竖直下方的沟道104（参考图2），浅沟槽隔离区200至沟道104的距离为第一宽度a。图1中，第一宽度a的长度等于通孔300的直径长以及通孔300与沟道之间的距离c和通孔300与浅沟槽隔离区200之间的距离b的总和。

再参考图2是一个P型的金属氧化物半导体场效应晶体管100的结构示意图，栅极101四周设置有侧墙隔离层106，栅氧化物层105将栅极101与沟道104绝缘隔离，如果在沟道104施加沿沟道方向的压应力F，则PMOS器件100的空穴迁移率有所提高，这一结果是我们所期望的。

因此，在使整个生成器件的制备保持不复杂化的前提下，利用应力工程来改善半导体器件的性能，尤其提供一种利用应力因素以增加施加PMOS器件的沟道方向上的压应力，来提高PMOS器件中的空穴迁移率的器件结构和工艺方法就显得尤为重要了。

发明内容

本发明的目的是通过设计一种有源区的结构来提高晶体管载流子迁移率。

本发明公开一种提高晶体管载流子迁移率的PMOS器件，包括：

具有若干成对有源区的衬底，每一对有源区之间形成有沟道；

栅极，位于所述沟道上方；

所述成对有源区的外围的两侧分别设置有浅沟槽隔离区，所述浅沟槽隔离区至所述沟道的距离为第一宽度；

若干通孔，其底端接触所述有源区，另一端竖直向上；

其中，位于所述栅极同一侧的两相邻通孔之间具有第一间距，所述第一间距满足在所述两相邻通孔之间形成浅沟槽隔离区的延伸段；

两相邻通孔底端之间的有源区具有第二宽度，所述第二宽度为所述浅沟槽隔离区的延伸段至所述沟道的距离，所述第二宽度小于所述第一宽度；

所述浅沟槽隔离区的材料的热膨胀系数小于所述有源区的材料的热膨胀系数。

上述的器件，其中，所述成对有源区包括源极和漏极。

上述的器件，其中，所述有源区包括硅。

上述的器件，其中，所述浅沟槽隔离区包括二氧化硅。

本发明通过缩小部分浅沟槽隔离区与沟道之间的距离，使得浅沟槽隔离区对沟道施加的压应力效果大大提高，从而起到提高PMOS器件的晶体管载流子迁移率的效果。本发明的器件具有结构简单，与传统工艺相适应的优点。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。在附图中，为清楚明了，放大了部分部件。

图1示出了现有技术中，一个P型的金属氧化物半导体场效应晶体管的俯视结构图；

图2示出了现有技术中，一个P型的金属氧化物半导体场效应晶体管的结构示意图；以及

图3示出了根据本发明的，一种提高晶体管载流子迁移率的PMOS结构。

具体实施方式

以下结合附图及具体实施方式对本发明进行进一步详细说明。此处所描述的具体实施方式仅用于解释本发明，并不用于限定本发明的保护范围。

参考图3所示的根据本发明的，一种提高晶体管载流子迁移率的PMOS结构。一种提高晶体管载流子迁移率的PMOS器件，包括：

具有若干成对有源区120的衬底999，每一对有源区之间形成有沟道104（参考图2）；

栅极101，位于所述沟道104上方；