[发明专利]一种基于FPGA的船用雷达抗干扰处理方法

权利要求书

1.一种基于FPGA的船用雷达抗干扰处理方法，其特征在于具体步骤如下：

S1：定义如下参数：

一个回波周期数据包中的采样点数为                                                ，采样点数据的位宽为；在单个回波周期内进行脉冲积累处理所需采样点个数为；同频干扰抑制处理需要以与当前回波周期相邻的前个连续回波周期数据的采样点作为参考单元；对当前回波周期和相邻的前个连续回波周期间进行脉冲积累处理所需采样点个数为；恒虚警处理中需要单个回波周期数据包内的个采样点作为参考单元，为偶数，恒虚警处理中的门限因子；

S2：在FPGA芯片内设置第一脉冲积累模块、同频干扰抑制模块、第二脉冲积累模块和恒虚警模块，所述的第一脉冲积累模块与同频干扰抑制模块连接，所述的同频干扰抑制模块与第二脉冲积累模块连接，所述的第二脉冲积累模块与恒虚警模块连接；

第一脉冲积累模块，用于在单个回波周期内输入的回波数据包进行脉冲积累处理；

同频干扰抑制模块，用于接收第一脉冲积累模块传输过来的数据包进行同频干扰抑制处理；

第二脉冲积累模块，用于接收同频干扰抑制模块传输过来的数据，并对当前回波周期和相邻的前个连续回波周期间的数据包进行脉冲积累处理；

恒虚警模块，用于接收第二脉冲积累模块传输过来的数据包进行恒虚警处理；

S3：第一脉冲积累模块接收第个回波周期数据包，其中为自然数，数据包中包含的第个采样点数据为，其中=1，2，3，…，；

S4：在单个回波周期内对接收到的回波数据包利用公式（1）在第一脉冲积累模块中进行处理，当处理完成后，在单个回波周期上就得到经过了脉冲积累算法后的回波数据包，公式（1）如下：

    

其中，表示经过脉冲积累后第个回波周期数据包中的第个采样点数据；

S5：输入下一个回波数据包，重复S3～S4，直到产生回波数据包，其中；

S6：对S5得出的回波数据包利用公式（2）在同频干扰抑制模块中进行处理，当处理完成后，就得到了经过同频干扰抑制算法处理后的回波数据包，公式（2）如下：

其中表示经过同频干扰抑制后的第个回波周期数据包中的第个采样点数据，为同频干扰抑制处理时的参考单元，MIN[]表示取括号内数中的最小值；

S7：在当前回波周期和相邻的前个连续回波周期间，对S6得出的回波数据包利用公式（3）在第二脉冲积累模块中进行处理，得到回波数据包，当处理完成后，就得到了经过脉冲积累算法处理后的回波数据包，公式（3）如下：

其中，表示经过脉冲积累后的第个回波周期数据包中的第个采样点数据；

S8：对S7得出的回波数据包利用公式（4）或公式（5）或公式（6）在恒虚警模块中进行处理，当一个回波周期数据包处理完成后，就得到经过了恒虚警算法处理后的回波数据包；

公式（4）如下：

其中是经过恒虚警处理后的第个回波周期数据包中的第个采样点数据，、、…、和、、…、代表恒虚警处理的参考单元，MAX{}表示取两个值中的最大值；

公式（5）：

其中是经过恒虚警处理后的第个回波周期数据包中的第个采样点数据，、、…、和、、…、代表恒虚警处理的参考单元，MAX{}和MAX[]都是表示取两个值中的最大值；

公式（6）：

其中是经过恒虚警处理后的第个回波周期数据包中的第个采样点数据，、、…、和、、…、代表恒虚警处理的参考单元，MAX{}表示取两个值中的最大值，MIN[]表示取两个值中的最小值。

2.根据权利要求1所述的一种基于FPGA的船用雷达抗干扰处理方法，其特征在于第一脉冲积累模块包括由个寄存器~串联构成的具有流水线结构的第一寄存器组，由个加法器组成的第一加法器组和第一除法器，其中单个寄存器的位宽为；所述的第一寄存器组与第一加法器组连接，所述的第一加法器组与第一除法器连接；把第一寄存器组中的输入采样点和第一寄存器组中~的输出采样点、、…、总共个采样点输入第一加法器组，再把第一加法器组的输出结果作为被除数输入第一除法器，第一除法器的除数为，然后第一除法器的输出结果就为。