[发明专利]采用分级位线和两级灵敏放大器的SRAM电路装置

权利要求书

1.一种采用分级位线和两级灵敏放大器的SRAM电路装置，其特征在于：包括一个以上的SRAM单元阵列，每个SRAM单元阵列包括一个以上的SRAM单元(210)，每个SRAM单元阵列中的每个SRAM单元(210)都同对应于该SRAM单元阵列的两条局部位线(221)相通信连接，该两条局部位线(221)构成一个局部位线组，一个以上的局部位线组同对应的一个第一级灵敏放大器(230)相电连接，一个以上的第一级灵敏放大器(230)组成一个第一级灵敏放大器列，同一第一级灵敏放大器列的所有第一级灵敏放大器(230)的输出口均同对应的两条全局位线(241)相电连接，该两条全局位线(241)构成一个全局位线组，每个全局位线组同对应的一个第二级灵敏放大器(250)相电连接，每个第二级灵敏放大器(250)的输出口同全局缓冲输出模块(260)相电连接。

2.根据权利要求1所述的采用分级位线和两级灵敏放大器的SRAM电路装置，其特征在于：所述的第一级灵敏放大器(230)包括一对交叉耦合的反相器(360)组成的第一锁存器(310)，反相器(360)和其接地端之间接一个NMOS管(330)，其栅极为第一级灵敏放大器(230)的使能端SAE所控制，第一锁存器(310)的第一结点ma和第二结点ma_n分别与控制第一级灵敏放大器(230)输出的第一PMOS管(341)的栅极和第二PMOS管(342)的栅极相电连接，第一锁存器(310)的第一结点ma和第二结点ma_n还分别与控制第一级灵敏放大器(230)与位线连接关系的第一PMOS管(351)的漏极和第二PMOS管(352)的漏极相电连接，第一PMOS管(341)的源极和第二PMOS管(342)的源极同电源电压VDD相连，第一PMOS管(341)的漏极和第二PMOS管(342)的漏极分别同对应的一个全局位线组的两根全局位线(241)相电连接，第一PMOS管(351)的源极和第二PMOS管(352)的源极同一个MUX相电连接，通过MUX的控制同一时间与选中的一个局部位线组相电连接，第一PMOS管(351)的栅极和第二PMOS管(352)的栅极同第一级灵敏放大器(230)的使能信号SAE相连接。

3.根据权利要求1或权利要求2所述的采用分级位线和两级灵敏放大器的SRAM电路装置，其特征在于：所述的第二级灵敏放大器(250)包括互补形式连接的第一差分放大器(411)和第二差分放大器(412)作为主放大级，第一差分放大器(411)的输入口和第二差分放大器(412)的输入口分别同对应的一个全局位线组的两根全局位线(241)相电连接，第一差分放大器(411)的输出节点sy和第二差分放大器(412)的输出节点sy_n同第二锁存器(430)相电连接，第一差分放大器(411)的输出节点sy、第二差分放大器(412)的输出节点sy_n以及第二锁存器(430)以驱动方式同输出电路(440)相电连接，第一差分放大器(411)的第一下拉NMOS管(421)的源极和第二差分放大器(412)的第二下拉NMOS管(422)的源极均接地，第一差分放大器(411)的第一下拉NMOS管(421)的漏极和第二差分放大器(412)的第二下拉NMOS管(422)的漏极分别同第一差分放大器(411)的输出节点sy和第二差分放大器(412)的输出节点sy_n相电连接，第一差分放大器(411)的第一下拉NMOS管(421)的栅极和第二差分放大器(412)的第二下拉NMOS管(422)的栅极均同第二级灵敏放大器(250)的预充控制端ssa_pre相电连接，第一差分放大器(411)的第一下拉NMOS管(421)的栅极和第二差分放大器(412)各自的电流源PMOS管栅极接第二级灵敏放大器使能端ssae_n。