[发明专利]记忆体阵列的擦除方法

说明书

技术领域

本发明涉及一种记忆体阵列的操作方法，特别是涉及一种在记忆体阵列中针对选定记忆胞的擦除方法。

背景技术

半导体记忆体可分为挥发性记忆体与非挥发性记忆体，而非挥发性记忆体即使在电源关闭时也能够储存资料，例如快闪记忆体(Flash Memory)。快闪记忆体现已经发展为高密度储存的应用，像是数字相机的记忆卡、MP播放器的记忆体、以及通用串行总线(USB)的记忆装置。另外，快闪记忆体的应用也延伸到个人电脑的储存装置上，像是固态硬盘(SSD)。因此，对于快闪记忆体而言，未来还有许多可预期的市场领域。

图1是NAND型快闪记忆体阵列100的示意图。请参阅图1所示，NAND型快闪记忆体阵列100包括多个记忆胞串，例如：记忆胞串150_1～150_2。每个记忆胞串包括有相互串联的选择晶体管、多个记忆胞及接地晶体管。每个记忆胞分别连结至对应的字元线。选择晶体管与接地晶体管的栅极端分别耦接至串选择线SSL与接地选择线GSL，以分别通过串选择线SSL及接地选择线GSL来施加电压至选择晶体管与接地晶体管的栅极端。例如，记忆胞串150_1包括选择晶体管SW11、记忆胞101～132及接地晶体管SW12，且记忆胞101～132分别耦接至字元线WL1～WL32。选择晶体管SW11与SW21的一端分别耦接至位元线BL1与BL2，并提供接地电压GND至接地晶体管SW12与SW22的另一端。

在传统NAND型快闪记忆体阵列100的擦除方法中，通常会以一个记忆区块为单位，例如将记忆胞串150_1～150_2视为同一记忆区块，施加20V电压于记忆区块中所有的记忆胞(例如虚框160内的记忆胞)的基底(substrate)(亦即，基底电压Vs等于20V)，并将位元线BL1～BLN浮接(floating)。接着，通过串选择线SSL及接地选择线GSL将电源电压Vcc施加于选择晶体管SW11及接地晶体管SW12的栅极端或使其浮接，致使记忆胞串150_1～150_2的两端皆为浮接。之后，再将接地电压GND提供至字元线WL1～WL32，使每个记忆胞的栅极与基底之间形成一个高电压降。如此一来，记忆胞的浮动栅内的电子将能穿透记忆胞的氧化层而注入至基底，进而擦除记忆胞。此种擦除方法可称作福勒-诺德哈姆穿隧(Fowler-Nordheim tunneling)方法，或称为FN擦除方法。

一般来说，现有快闪记忆体阵列通常使用上述的FN穿隧方法进行擦除操作，然而FN穿隧方法必须施加较大的压降才能实现，例如：施加大于20V以上的压降才能建立足够的垂直电场。此外，快闪记忆体在程序化-擦除循环(programming-erasing cycle；P/E cycle)操作上具有次数限制，例如：商业上的快闪记忆体通常保证可具有十万次的程序化-擦除能力。然而，传统的FN穿隧方法仅能以整个记忆区块为单位进行擦除。藉此，另一个缺点在于，FN擦除操作无法指定单一记忆胞进行擦除操作。换句话说，快闪记忆体阵列可以提供选定记忆胞的随机读取与写入操作，却无法任意的进行随机擦除。

因此，如何针对选定记忆胞进行擦除，并同时降低其操作电压，便是快闪记忆体在擦除操作上所面临的一大挑战。

由此可见，上述现有的记忆体阵列的擦除方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆体阵列的擦除方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的记忆体阵列的擦除方法存在的缺陷，而提供一种新的记忆体阵列的擦除方法，所要解决的技术问题是使其利用记忆胞的自我升压或以直接施加电压的方式，利用带对带热空穴注入法来擦除选定记忆胞，藉以降低擦除方法中所施加的操作电压，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体阵列的擦除方法，此记忆体阵列包括多个记忆胞串，每个记忆胞串则包括连接至多条字元线的多个记忆胞。记忆体阵列的擦除方法包括下列步骤。提供第一电压至记忆体阵列的基底。提供第二电压至选定记忆胞的一字元线，并提供多个导通电压至其余的字元线。以及，分别提供第三电压与第四电压至选定记忆胞的第一源极/漏极区与第二源极/漏极区，以利用带对带热空穴注入法来擦除选定记忆胞，其中第三电压不等于第四电压。