[发明专利]晶体管及晶体管的形成方法

说明书

技术领域

本发明涉及半导体技术领域，更具体地，本发明涉及一种晶体管及晶体管的形成方法。

背景技术

众所周知，机械应力可以改变硅材料的能隙和载流子迁移率，最近，机械应力在影响MOSFET性能方面扮演了越来越重要的角色。如果可以适当控制应力，提高载流子(n-沟道晶体管中的电子，p-沟道晶体管中的空穴)迁移率，就能够提高驱动电流，因而应力可以极大地提高晶体管的性能。

应力衬垫技术通过在nMOSFET上形成张应力衬垫层(Tensile StressLiner)，在pMOSFET上形成压应力衬垫层(Compressive Stress Liner)，从而增大了pMOSFET和nMOSFET的驱动电流，提高了电路的响应速度。据研究，使用双应力衬垫技术的集成电路能够带来24％的速度提升。

具体地，以pMOSFET为例，首先在需要形成源区和漏区的区域刻蚀凹槽，然后在凹槽中形成外延层，如硅锗外延层，进行掺杂以形成pMOSFET晶体管的源区和漏区，形成硅锗是为了引入Si和SiGe之间晶格失配形成的压应力，提高晶体管的性能。对于nMOSFET，则可以通过源漏区中形成SiC结构来引入拉应力从而提高晶体管的性能。

随着器件尺寸的进一步缩小，绝缘体上硅(SOI)结构被引入到半导体技术领域，所述SOI结构包括背衬底，位于所述背衬底表面的绝缘层及位于所述绝缘层表面的顶层硅。此结构与常规的体硅衬底(Bulk Substrate)相比有诸多优点，例如：消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，很多半导体芯片制造商采用SOI衬底来制作晶体管。

所述SOI结构的顶层硅厚度范围为100～150纳米，在超薄的SOI结构中的顶层硅厚度甚至远小于100纳米。要在顶层硅区域引入SiGe或SiC与Si之间晶格失配形成的压应力或拉应力是很困难的。

鉴于以上陈述，需要提供一种将SOI技术的优点和基于应力的器件相结合的器件及其形成方法。

发明内容

本发明解决的问题提供一种晶体管及晶体管的形成方法，以使得SOI晶体管和应力技术相结合。

为解决上述问题，本发明提供一种晶体管，包括：

背衬底；

位于所述背衬底表面的隔离层，所述隔离层包括应力层以及嵌入于所述应力层内的空腔结构；

位于所述隔离层表面的顶层硅；

位于所述顶层硅上的栅极结构，及位于所述栅极结构两侧顶层硅内的源区和漏区，位于所述源区和漏区间的顶层硅为沟道区；

其中，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。

可选的，沿所述栅极结构的长度方向的所述空腔结构的宽度范围为5～50nm。

可选的，所述空腔结构内部分或全部填充有绝缘物质。

可选的，沿所述栅极结构的宽度方向的所述空腔结构的两端填充有绝缘物质。

可选的，所述应力层具有拉伸应力；

若所述晶体管为nMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生拉伸应力；

若所述晶体管为pMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力。

可选的，所述应力层具有压缩应力；

若所述晶体管为pMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生压缩应力；

若所述晶体管为nMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生拉伸应力。

可选的，所述隔离层还包括绝缘埋层，所述绝缘埋层位于嵌入有所述空腔结构的应力层和所述顶层硅之间。

可选的，所述应力层的材料为氮化硅。

本发明还提供一种晶体管的形成方法，包括：

提供背衬底；

在所述背衬底上形成隔离层和顶层硅，所述隔离层包括应力层以及嵌入于其中的牺牲结构；