[发明专利]检测穿通芯片通孔的缺陷的集成电路

说明书

相关申请的交叉引用

本申请要求2010年12月17日提出的韩国专利申请No.10-2010-0130120的优先权，其内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种包括穿通芯片通孔的集成电路。

背景技术

用于封装半导体集成电路的技术已开发出来以满足对可靠的、小尺寸封装的需求。具体地，最近已响应于对电气/电子装置的微型化及高性能的需求而开发出了与层叠封装有关的各种技术。

半导体技术领域中的“层叠封装”是指一种具有两个或更多个沿竖直方向层叠的芯片或封装体的装置。通过实施层叠封装，可形成容量为经由典型半导体工艺实现的容许存储容量的两倍以上的半导体存储装置。由于层叠封装在存储容量、封装密度及封装尺寸方面的优点，已经加速了对层叠封装的研究和开发。

层叠封装可以通过层叠半导体芯片然后封装上述层叠的半导体芯片来形成。或者，层叠封装可以通过首先封装半导体芯片然后层叠上述经封装的半导体芯片来形成。层叠封装中的各个半导体芯片经由金属线或穿通芯片通孔、例如穿通硅通孔(下文称为“TSV”)而彼此电连接。使用TSV的层叠封装具有使得半导体芯片借助于形成在半导体衬底内的TSV而沿竖直方向彼此物理连接和电连接的结构。由于经由TSV与信号和电源接口的可用带宽增加，因此包括TSV的层叠封装可以减少功耗及信号延迟，并提高操作性能。

图1表示包括TSV的相关集成电路的剖面图。为方便起见，将图示并描述仅包括一个TSV的集成电路。

参考图1，集成电路10包括半导体衬底12、TSV 14和隔离层16。半导体衬底12用P型杂质掺杂。TSV 14竖直地形成且填充在半导体衬底12中，使得TSV 14从半导体衬底12的表面延伸至预定深度。隔离层16包围TSV 14的侧壁，以将TSV 14与半导体衬底12隔离。

这里，将说明集成电路10的制造过程。首先，在衬底12内形成孔。接下来，沿孔的侧壁形成隔离层16。然后，通过填充具有沿着侧壁的隔离层16的剩下的孔来形成TSV14。最后，在半导体衬底12的背面执行研磨操作，直至暴露TSV 14的背面为止，以便完成用于层叠封装的半导体芯片。相应地，将按上述制造的半导体芯片层叠以形成层叠封装。

然而，现有的集成电路10可能具有如下所述的缺点。

首先，在讨论现有的集成电路10的缺点之前，先描述可能在TSV 14的插入工艺期间产生的TSV缺陷。

图2A和图2B表示在如图1所示的TSV 14中产生的缺陷的实例。此处，所说的TSV14具有缺陷是指形成在半导体衬底12中的TSV 14被异常地形成。这些缺陷可能取决于工艺方案、工艺环境、TSV 14所使用的材料等而产生。

举例而言，如图2A所示，TSV 14可能形成得与半导体衬底12的表面不一致。更具体而言，由于TSV 14未将孔填满，因此在TSV 14上方可能产生EM1部分。即，TSV 14并非与半导体衬底12的表面齐平，而是可能仅填充至低于半导体衬底12表面的高度。由于此原因，形成在半导体衬底12的有源区(未示出)中的电路可能无法经由导线与TSV 14连接。因此，经由TSV 14接口的信号或电源可能无法被提供至特定的电路。)

此外，如图2B所示，TSV 14可能形成有一个或更多个的空的中间部分EM2。即，TSV 14可能没有均匀且平滑地填充半导体衬底12中的孔。由于此原因，TSV 14的电阻可能增加。因此，经由TSV 14接口的信号或电源可能无法被正确地提供至特定的电路。

如上文所述，在晶片级中，在TSV 14的形成过程期间可能产生TSV缺陷。然而，只能在晶片级之后所进行的封装级中检测TSV 14是否具有缺陷。在封装级中，即使检测到TSV 14的缺陷，当前也没有合适的解决方案来修复这些缺陷。此外，即使存在合适的解决方案，仍需要额外的成本和时间来实现所述方案。因此，期望在晶片级而非在封装级检测TSV 14是否具有缺陷。

发明内容

本发明的示例性实施例涉及一种集成电路，其在晶片级检测穿通芯片通孔是否具有缺陷。