[发明专利]微处理器融合搬运/算术逻辑运算/条件跳跃指令

权利要求书

1.一种微处理器用以接收该微处理器的指令集架构的第一及第二相邻宏指令，其中上述的第一宏指令命令该微处理器从该微处理器第二结构性寄存器去搬运一第一运算元到该微处理器的一第一结构性寄存器，其中上述的第二宏指令命令该微处理器使用在该第二结构性寄存器内的该第一运算元及该微处理器的第三结构性寄存器内的一第二运算元去执行一算术/逻辑运算以产生一运算结果，然后载入该运算结果到该第一结构性寄存器内，该微处理器至少包含：

一个执行单元；及

一指令转译器，用以同时转译该第一及第二相邻宏指令成单一微运算指令以供该执行单元执行；

其中该单一微运算指令命令该执行单元使用在该第二结构性寄存器内的该第一运算元及该第三结构性寄存器内的该第二运算元去执行该算术/逻辑运算以产生该运算结果，然后载入该运算结果到该第一结构性寄存器内。

2.如权利要求1所述的微处理器，还包含：

一引退单元，用以在一时钟周期内引退该第一及第二宏指令。

3.如权利要求1所述的微处理器，还包含：

一重排序缓冲器，每一该重排序缓冲器的字段都与一不同的微运算指令相关，每一该重排序缓冲器的该字段用以保持一下一顺位指令指标；

其中因应于该指令转译器同时转译该第一及第二相邻宏指令成该单一微运算指令，该微处理器以紧随该第二宏指令之后的一宏指令的存储器地址填入与该单一微运算指令相关的该字段中。

4.如权利要求3所述的微处理器，还包含：

该微处理器的一结构性指令指标寄存器；

一引退单元，利用从与该单一微运算指令相关的该字段中的紧随该第二宏指令之后的该宏指令的存储器地址，用以更新该结构性指令指标。

5.如权利要求1所述的微处理器，其中上述若该单一微运算指令造成了一个例外条件，该微处理器就使该指令转译器再重新转译该第一及第二相邻宏指令成为超过一个的微运算指令，并且造成该执行单元去执行该超过一个的微运算指令；

其中上述的超过一个的微运算指令的第一个微运算指令命令该执行单元去从该微处理器第二结构性寄存器搬运一第一运算元到该微处理器的一第一结构性寄存器；

其中上述的超过一个的微运算指令的第二个微运算指令命令该执行单元使用该微处理器的该第二结构性寄存器的该第一运算元，该微处理器的该第三结构性寄存器的该第二运算元以执行算术/逻辑运算以产生该运算结果，并且将该运算结果载回到该微处理器的该第一结构性寄存器。

6.如权利要求5所述的微处理器，还包含：

微码单元，因应于该例外条件，用以使该指令转译器重新转译该第一及第二相邻宏指令成为该超过一个的微运算指令并执行该超过一个的微运算指令。

7.如权利要求5所述的微处理器，还包含：

一重排序缓冲器，每一该重排序缓冲器的字段都与一不同的微运算指令相关，每一该重排序缓冲器的该字段具有一标志；

其中因应于该指令转译器同时转译该第一及第二相邻宏指令成该单一微运算指令，该微处理器以紧随该第二宏指令之后的一宏指令的存储器地址填入与该单一微运算指令相关的该字段中。

其中因应于该指令转译器重新转译该第一及第二相邻宏指令成该超过一个微运算指令，该微处理器以该第二宏指令的存储器地址填入与该超过一个微运算指令中的第一个微指令相关的字段，并以紧跟随该第二宏指令的存储器地址之后的一宏指令的地址填入该超过一个微运算指令中的第二个微运算指令的字段。

8.如权利要求7所述的微处理器，还包含：

一微处理器的结构性指令指标器；及

一引退单元，其中若该单一微运算指令没有造成该例外条件时，该引退单元就在同一个时钟周期下同时引退该第一及第二宏指令，并以紧跟随该第二宏指令的存储器地址之后的一宏指令的地址去更新该结构性指令指标器。

9.如权利要求8所述的微处理器，其中：

若该超过一个微运算指令的该第一个微运算指令没有造成该例外条件时，该引退单元就引退该第一宏指令，并且以该第二宏指令的存储器地址去更新该结构性指令指标器；

若该超过一个微运算指令的第二个微运算指令没有造成该例外条件时，该引退单元就引退该第二宏指令，并且以紧随该第二宏指令之后的一宏指令的存储器地址去更新该结构性指令指标器。