[发明专利]具有PD器件层的SOC及其制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种三维具有光电二极管(PD，photodiode)器件层的SOC(system on chip，片上集成系统)及其制造方法。

背景技术

随着信息技术及半导体技术的迅猛发展及广泛应用，集成电路技术自发明以来，一直朝着提高器件系统性能，降低单位功能成本的方向发展。正如摩尔定律所述，集成电路芯片的大小每1.5年增加2倍，同时单个基本器件的面积减小到原来的1/2。集成电路的基本器件可以分为有源器件与无源器件。有源器件主要有MOS(金属-氧化物-半导体)器件，双极器件及最基本的二极管，无源器件主要有电阻，电容及电感。利用这些基本器件，可以组合构成逻辑电路，存储器，传感器，模拟/数字转换电路，射频电路，高压驱动电路等等各种功能电路。现在工业界有一个非常明显的趋势在于将多个由不同单元器件构成的不同功能电路集成的同一芯片上，SOC就是该技术的集中体现。

目前，SOC主要是在同一半导体表面制造各种不同功能，尺寸的器件，以实现多功能系统的二维集成。但是，不同的器件对于制程的精度，成本要求不同。以MOS器件栅极尺寸为例：随着半导体技术的不断进步，高速数字逻辑器件的栅极尺寸不断缩小(0.5μm，0.35μm，0.25μm，0.18μm，0.13μm，90nm，65nm，45nm，32nm，28mm......)，但是基于可靠性，功耗的考虑，器件的工作电压也在不断地减小当中，经历了5V，3.3V，1.8V，1.2V这样不断的减少。但是外围接口电路及高压驱动电路中的器件必须能够承受高压以便于与外界交换信息。在电压确定的情况下，器件的栅极尺寸不能随着产品的升级换代不断减少。这就导致了在SOC同一平面上必须采用两种尺寸相差很大的结构。众所周知，在半导体制程当中，高精度光刻的设备及工艺成本一直是全部成本的最大比例构成。如果将高压器件和高速逻辑器件的栅极在同一平面，同一步骤同时完成，高精度光刻设备的产能就不能得到有效地应用，而且现有先进的CMOS工艺平台由于受到芯片面积的限制，难于依据实际需要采用合适的电压驱动值，往往在需要电压与芯片面积之间折衷，采用折衷值的电压驱动值而不是最优值。

半导体产业另一个明显的趋势就是SIP(system in package)和3D(dimension)IC(Integrated Circuit)。前者是利用封装技术将多个单一不同功能的芯片封装在同一管壳当中。这一技术的难点在于封装技术的复杂性及由于寄生效应带来的性能衰减。就3DIC而言，该技术是利用TSV(ThroughSilicon Via，硅贯通过孔)将多片减薄(20～μm)后的IC叠加，互连起来以实现更加强大的功能和更高的密度，在TSV(Through Silicon Via)实现多片集成电路三维堆叠现有技术当中必须引入Deep RIE(Reactive Ion Etch)这种CMOS非标准设备与TSV这种非标准制程。多片IC既可以是相同的芯片，也可以是不同的芯片。相比SIP而言，3DIC的性能有所提高，但是衬底减薄后的操作存在很大的挑战。同时由于实际工艺的限制，减薄几乎不可能实现10μm以下的尺寸，这就限制了系统性能的进一步提高。

传统集成电路只能与外界环境实现电信号或者RF信号的交换。当MEMS(Micro Electrical Mechanical System，微机电系统)出现以后，特别是与集成电路结合起来以后，能够实现声，光，电，机械信号与外界的交流。

由以上的介绍可以得知，集成电路或者集成电路系统一直追求降低成本，减少功耗，增强功能，提高密度。

发明内容

本发明解决的问题是提供一种具有PD器件层的SOC及其制造方法，从而可以降低SOC的成本，增强SOC的功能。

一种具有PD器件层的SOC，包括半导体衬底，利用所述半导体衬底形成的半导体器件层，位于所述半导体器件层上层的至少一层局部/全局互连金属层，还包括：利用半导体材料在所述互连金属层上层形成的PD器件层。

一种所述的具有PD器件层的SOC的制造方法，包括：形成半导体结构，包括半导体衬底，利用所述半导体衬底形成的半导体器件层，位于所述半导体器件层上层的至少一层局部/全局互连金属层；还包括步骤：利用半导体材料在所述互连金属层上层形成PD器件层。

与现有技术相比，本发明主要具有以下优点：