[发明专利]半导体芯片内置配线基板及其制造方法

说明书

技术领域

本发明涉及在含有热塑性树脂的绝缘基材上形成有配线部、内置有半导体芯片的半导体芯片内置配线基板及其制造方法。

背景技术

以往，作为在含有热塑性树脂的绝缘基材上形成有配线部、内置有电子部件的部件内置基板的制造方法，已知有例如专利文献1中所记载的方法。

在该制造方法中，将多张树脂薄膜层叠以内置电子部件，从而形成层叠体，该多张树脂薄膜包括在表面上形成有导体图案的树脂薄膜、在通孔内填充有导电性糊的树脂薄膜。

并且，通过对层叠体一边从上下加压一边加热，使树脂薄膜中含有的热塑性树脂软化，由此，使树脂薄膜相互粘接而一起一体化，并且将电子部件封固。此外，将填充在通孔内的导电糊烧结而形成层间连接部(导电性组成物)，将电子部件的电极与对应的焊盘(パツド)(导体图案)电连接、或将导体图案彼此电连接。

由此，能够将内置有电子部件的多层基板通过加压、加热一起形成，能够使制造工艺简单化。

然而，在集成了元件的半导体芯片(IC芯片)中，由于元件的高集成化、高速化、半导体芯片(内置有该半导体芯片的基板)的体积的增大抑制等，电极的间隔变得越来越窄(所谓窄间距)。因此，在作为内置的电子部件而采用半导体芯片(裸芯片)、不进行再配线地进行倒装片安装的情况下，在上述方法中，可以想到：如果想要确保相邻的层间连接部间的电绝缘性，则必须形成直径很小(例如直径为几μm～10μm左右)的通孔，通孔的形成及导电性糊的填充变得困难。

此外，由于导电性糊的填充量也较少，所以可以想到：不能确保足够量的、与构成半导体芯片的电极及基板的焊盘的金属进行扩散接合的导电性粒子。

对此，也可以考虑采用在半导体芯片的电极上设置柱形凸点(studbump)、将该柱形凸点连接在基板的焊盘上的倒装片安装。特别是，如专利文献2中记载那样，如果通过一边加压一边加热、将半导体芯片的Au凸点与基板的铜焊盘(电极)直接接合，则能够对应于窄间距并提高电连接可靠性。

另一方面，作为使半导体芯片的电极与凸点之间的连接可靠性提高的技术，有在专利文献3中公开的、具有Al电极和Au(金)凸点之间的接合构造的半导体封装。在该半导体封装中，对于半导体芯片(晶体管芯片)的Al电极，通过球焊法形成Au凸点，在该阶段中，通过例如300℃-2h或250℃-10h的热处理将构成Au凸点下的Al电极的Al都改变为AuAl合金。由此，能够使Al电极/Au凸点的强度提高。

[专利文献1]日本特开2007-324550号公报

[专利文献2]日本特开2001-60602号公报

[专利文献3]日本特开2000-349125号公报

但是，如专利文献2所示，为了将凸点与焊盘直接接合，作为加压、加热时间而需要所需的时间。此外，如专利文献3所示，为了将构成Al电极的Al都改变为AuAl合金，也需要所需的时间(例如300℃-2h或250℃-10h)。因此，为了形成半导体芯片内置配线基板而花费的时间变长。

发明内容

本发明鉴于上述问题，第1目的是提供一种能够提高半导体芯片的连接可靠性并使制造工序简单化、能够缩短制造时间的半导体芯片内置配线基板的制造方法。此外，第2目的是提供一种能够提高半导体芯片的连接可靠性的半导体芯片内置配线基板。

为了达到上述目的，根据本发明的第1技术方案，

是一种半导体芯片内置配线基板的制造方法，该半导体芯片内置配线基板内置有半导体芯片，该半导体芯片在一个面上具有含有Al类材料的第1电极，其特征在于，

具备以下工序：

层叠工序，将包括在表面上形成有由Cu构成的导体图案的树脂薄膜和在通孔内填充有导电性糊的树脂薄膜的多张树脂薄膜层叠而成为层叠体，以使含有热塑性树脂的热塑性树脂薄膜至少隔1张地配置并邻接于半导体芯片的电极形成面及该电极形成面的背面；以及

加压加热工序，通过将层叠体一边加热一边从层叠方向上下进行加压，使热塑性树脂软化而将多张树脂薄膜一起一体化并且将半导体芯片封固，将导电性糊中的导电性粒子作为烧结体，形成具有该烧结体和导体图案的配线部；

在层叠工序中，将在第1电极上设有由Au构成的柱形凸点的半导体芯片、和由树脂薄膜构成且作为导体图案的一部分而形成有焊盘的第1薄膜，隔着作为热塑性树脂薄膜的第2薄膜地在柱形凸点与焊盘相对置的方向配置；