[发明专利]半导体存储器装置及其控制方法

说明书

技术领域

本发明涉及半导体存储器装置及其控制方法。

背景技术

ReRAM(电阻式随机存取存储器)是NAND闪速存储器之后吸引注意力的半导体存储器装置的例子(例如，日本专利申请公开2008-276904和2008-276905)。NAND闪速存储器是最近被引入到诸如SD卡(注册商标)的存储卡的广泛普及的半导体存储器装置。

发明内容

根据本发明的一个方面的半导体存储器装置包括：多个存储器基元(memory cell)阵列，每个存储器基元阵列包括多个存储器基元，所述多个存储器基元阵列被层叠在半导体基底上以形成三维结构；以及数据输入/输出电路，其包括第一地址缓冲器和第二地址缓冲器以及控制器，所述第一地址缓冲器和第二地址缓冲器被配置为存储所述多个存储器基元的第一地址和第二地址，所述控制器被配置为在数据输入/输出时执行控制以将所述第一地址和所述第二地址分时(time-divisionally)输出到第一地址总线和第二地址总线。

根据本发明的另一方面的半导体存储器装置包括：多个存储器基元阵列，每个存储器基元阵列包括多个存储器基元，所述多个存储器基元阵列被层叠在半导体基底上以形成三维结构；以及数据输入/输出电路，其包括第一地址缓冲器、算术单元和控制器，所述第一地址缓冲器被配置为存储所述多个存储器基元的第一地址，所述算术单元被配置为从所述第一地址根据预定的运算表达式来确定第二地址，所述控制器被配置为在数据输入/输出时执行控制以将所述第一地址和所述第二地址分时输出到第一地址总线和第二地址总线。

根据本发明的再一方面的半导体存储器装置的控制方法包括：多个存储器基元阵列，每个存储器基元阵列包括多个存储器基元，所述多个存储器基元阵列被层叠在半导体基底上以形成三维结构，所述方法包括控制在存储器基元中写入数据的操作的序列，以便：作为第一单位输入第一输入命令、第一地址和第一数据；作为第二单位输入第二输入命令、第二地址和第二数据；以及在输入写命令之后，在所述多个存储器基元中写入数据。

附图说明

图1是示出了根据本发明的第一实施例的半导体存储器装置的总体配置的视图；

图2是示出了图1中所示的存储器基元阵列的平面图；

图3是示出了图2中所示的基元阵列的等效电路图；

图4是示出了图3中所示的存储器基元的截面图；

图5是示出了存储器基元阵列的三维结构的透视图；

图6是示出了根据第一实施例的数据输入/输出电路和一个MAT的视图；

图7是示出了根据第一实施例的列选通器(column gate)的等效电路图；

图8是示出了根据第一实施例的读出放大器(sense amplifier)的等效电路图；

图9是示出了根据第一实施例的半导体存储器装置的控制序列的视图；

图10是示出了根据第一实施例的半导体存储器装置的正常模式(normal mode)的控制序列的视图；

图11是示出了根据第一实施例的半导体存储器装置的两列模式(1)的控制序列的视图；

图12是示出了根据第一实施例的半导体存储器装置的两列模式(2)的控制序列的视图；

图13是示出了根据第一实施例的半导体存储器装置的两列模式(3)的控制序列的视图；

图14是示出了根据第二实施例的数据输入/输出电路和一个MAT的视图；

图15是示出了根据第二实施例的半导体存储器装置的控制序列(1)的视图；

图16是示出了根据第二实施例的半导体存储器装置的控制序列(2)的视图；

图17是示出了根据第一修改例的数据输入/输出电路和一个MAT的视图；

图18是示出了根据第一修改例的半导体存储器装置的控制序列的视图；

图19是示出了对处于忙碌状态的存储器基元进行存取的状态的视图；

图20是示出了图19所示的对处于忙碌状态的存储器基元进行存取的状态的视图；

图21是示出了图19所示的对处于忙碌状态的存储器基元进行存取的状态的视图；

图22是示出了图19所示的对处于忙碌状态的存储器基元进行存取的状态的视图；

图23是示出了根据第二修改例的数据输入/输出电路和一个MAT的视图；

图24是示出了根据第二修改例的半导体存储器装置的控制序列的视图；

图25是示出了图24所示的对处于忙碌状态的存储器基元进行存取的状态的视图；