[发明专利]包括具有相变存储器件的分压器的非易失存储器电路

说明书

技术领域

本发明涉及存储器电路。

背景技术

可编程逻辑器件(PLD)(有时也称为复杂PLD(CPLD)、可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场PLA(FPLA)、可擦写PLD(EPLD)、电可擦写PLD(EEPLD)、逻辑单元阵列(LCA)、现场可编程门阵列(FPGA)，或其它名字)是提供具有定制IC灵活性的固定IC优点的公知的集成电路(IC)。这样的器件通常提供具有可编程从而符合用户特定需要的至少一部分的“现货供应”器件。专用集成电路(ASIC)传统为固定IC。然而，提供具有可编程的部分或多个部分的ASIC是可能的。所以，IC器件可能具有ASIC和PLD的性质。本文使用的术语PLD应视为足够广泛，从而包括这样的器件。

PLD具有可编程或重编程的配置元件。放置新数据到配置元件编程或重编程PLD的逻辑功能和相关路由路径。现场可编程的配置元件经常实施为随机存取存储器(RAM)单元，其在PLD中有时称为“配置RAM”(CRAM)。CRAM通常实施为6晶体管静态RAM(6T-SRAM)。所以，CRAM通常指代SRAM。同样，术语CRAM在此用来指代实施为SRAM的配置存储器。

CRAM承受许多缺点。第一，它们易受软错误影响(有时称为“一次(one-off)错误”。在组成元件尺寸减小或在施加到组成元件的电压(例如，Vcc)减小时软错误率(SER)增加。结果，软错误限制CRAM中使用的组成元件的尺寸的减小或施加到它的组成元件的电压。因此，使用更大组成元件和更高的施加电压。此外，有时，使用向器件添加更大电容的版图，这使CRAM更不易受软错误影响。这使版图处理复杂。第二，由于CRAM是易失性存储器，因此每当PLD通电，配置数据必然被加载并且被存储在CRAM中。这导致在配置PLD时的不希望的延迟。

一种纠正在CRAM中软错误的方式是重加载配置数据。然而，这需要中断PLD的操作。纠正软错误的另一技术是使用多重冗余(例如，三重冗余)。这又需要使用更大的CRAM块。另外，这些方法都需要使用错误检测方法。

发明内容

在一个方面中，本发明的实施例提供存储器电路，其包含具有第一相变存储器(PCM)器件和耦合到所述第一PCM器件的第二PCM器件的分压器。在一个实施例中，所述第一PCM器件在设置电阻态，并且所述第二PCM器件在复位电阻态。同样，在一个实施例中，所述分压器进一步包括耦合到所述第一PCM器件的第一开关和耦合到所述第一开关和所述第二PCM器件的第二开关。在一个实施例中，所述存储器电路进一步包括耦合到所述分压器的半锁存器以及耦合到所述半锁存器和所述分压器的级联晶体管。

由于本发明的存储器电路的实施例使用PCM器件存储数据，因此它比CRAM更不易受软错误影响。此外，本发明的存储器电路的实施例为非易失性的，并减小配置时间。与提出的分布式配置PCM(CPCM)存储器单元相比，外部闪存存储器和内部块存储器都具有缓慢的配置时间。

附图说明

本发明的新颖特征在随附的权利要求中阐述。然而，为了解释目的，本发明具体实施例的若干方面参考下面附图进行描述。

图1是本发明的存储器电路的一个实施例的框图。

图2是本发明的存储器电路的另一实施例的详图。

图3A和3B是用于对图1和2的存储器电路中相变存储器件进行编程的示例性时序图。

图4图示包括其中可实施根据本发明实施例的存储器电路的示例性PLD的示例性数据处理系统。

具体实施方式

提供下面的描述从而使本领域技术人员能够实现和使用本发明，并且在特别应用和它们的需求的背景下提供。对示例性实施例的各种修改对于本领域技术人员容易明显，并且本文定义的一般原理可以应用于其它实施例和应用而不脱离本发明的精神和范围。所以，不希望将本发明限于示出的实施例，而是符合与本文公开的原理和特征一致的最广泛范围。