[发明专利]用于8-位存储器设备的差错校正机制

说明书

技术领域

本发明的各个实施方式涉及对存储器设备的差错校正。更具体地讲，本发明的各个实施方式涉及提供对存储器设备的差错校正的技术，这些技术与常规的差错校正技术相比可以改善性能并减小功耗。

背景技术

存储器设备故障导致了系统不能工作的时段和/或不正确的结果。为此，已经开发了各种检错和/或差错校正机制。基本的机制涉及奇偶校验。针对差错校正，还有更先进的技术。例如，存储器模块可以包括用于存储数据的多个8-位存储器集成电路(IC)封装以及用于存储差错校正码(ECC)位的附加8-位IC存储器封装，这些差错校正码(ECC)位对应于其它IC中所存储的数据。

最常见的计算机存储器使用4-位或8-位宽的动态随机存取存储器(DRAM)芯片，这些芯片被焊接到单面印刷电路板(PCB)直列式存储器模块(被称为单直列式存储器模块(SIMM))上，或者被焊接到双面印刷电路板直列式存储器模块(即双直列式存储器模块(DIMM))上。这些SIMM和DIMM被插入到计算机上的插口中以构建存储器子系统。

服务器级别的计算机具有32到128个存储器DIMM且这些DIMM具有288到9216个DRAM这样一种情况并非是不常见的，并且这种数目很大且以高信令频率运行的集成电路和连接插口中的故障可能会产生一些差错，这些差错在检测到不可校正的故障时可能会静默地破坏重要的数据或迫使应用程序终止。差错类别可以被划分成永久差错、持久差错和瞬时差错。瞬时差错被进一步划分成事件差错和边缘差错。辐射导致的DRAM软差错是事件差错的一种形式。信令导致的故障是边缘差错的一种形式。

已经开发了各种策略来解决差错。例如，可以添加冗余存储器以支持差错检测与校正编码。在计算机行业中，具有64个数据位和8个冗余校正位的DRAM存储器已变为高容量标准。

一种有效的ECC机制被称为x4单数据设备校正(SDDC)，该机制被设计成从4-位存储器设备的单DRAM芯片故障中恢复。相似的是，x8SDDC被设计成从8-位存储器设备的DRAM芯片故障中恢复。目前的存储器SDDC一般需要18或36个DRAM芯片，以便为完全确定性逻辑门解决方案提供充足的冗余。存储器数据和校验位是组合逻辑块的输入，该组合逻辑块产生用以标识出故障的DRAM差错定位器矢量。该组合逻辑块也可以输出位校正矢量，该位校正矢量可被用于校正(比如翻转-位)出故障的DRAM芯片中的数据。

性能/瓦特建模已证明：对于每一次读取和写入操作，转移64字节存储块可提供最优化的效率。为了传递64个字节，一些SDDC差错代码将一个完全一样的地址发送给前后紧接信道中的两个x4DIMM，从而在每一个I/O时钟内传递144个信息位。三十二个x4数据DRAM加上四个x4校正位DRAM这样的安排为x4SDDC提供了足够的冗余，同时在4个I/O时钟内传递了一64字节存储块。一些SDDC差错代码将唯一的地址发送给每个独立信道x4DIMM，从而在每一个I/O时钟内传递72个信息位。十六个x4数据DRAM加上两个x4校正位DRAM这样的安排为x4SDDC提供了足够的冗余，同时在更省功率的8个I/O时钟内传递了一64字节存储块。

差错校正理论已经证明：尽管对于8个I/O脉冲串启用刚好九个x8DRAM以传递一64字节存储块具有一定的功率效率，但是不可能在独立信道x8ECCDIMM上构建出用于完美的x8SDDC的完全确定性硬件。

附图说明

在附图中，本发明的各实施方式是作为示例而示出的，而非作为限制，其中，相同的标号指代相似的元件。

图1是电子系统的一个实施方式的框图。

图2示出了差错矢量表格的一个实施方式，该差错矢量表格可以与CRC多项式P(x)＝x⁸+x⁵+x³+x²+x+1一起使用以检测并校正在72-位代码字中的单个位差错。

图3示出了差错矢量表格的一个实施方式，该差错矢量表格可以与CRC多项式P(x)＝x⁸+x²+1一起使用以检测并校正在72-位代码字中的单个位差错。

图4是针对64-位数据块计算8-位校验和的概念图。

图5是要被写入到存储器的72-位块的概念图，该72-位块包括64-位数据块以及8-位校验和。

图6是从存储器中读取的72-位块的概念图，该72-位块包括64-位数据块以及用于检查有没有差错的8-位校验和。

图7是利用校验和值的差错校正技术的一个实施方式的流程图。