[发明专利]一种DDR控制器及其实现方法和芯片

说明书

技术领域

本发明属于双倍数据速率同步动态随机访问存储器DDR SDRAM(Doubledata rate Synchronous dynamic random access memory)控制器技术领域，尤其涉及一种DDR控制器及其实现方法和芯片。

背景技术

DDR SDRAM控制器(在本申请文件中简称“DDR控制器”)的设计要支持DDR器件最基本、最常用的命令，包括ACTIVE(激活命令)，READ(读命令)，WRITE(写命令)，PRECHARGE(预充电命令)。其中ACTIVE和PRECHARGE会产生额外的带宽消耗，是影响DDR器件带宽的关键因素，请参阅图1，图中给出了基本的DDR传输时序图。DDR器件内部的存储单元是由Bank(块)、Row(行)、Col(列)组合成的矩阵单元，因此要访问某个Bank内由Row、Col选中的存储体，首先要发送ACTIVE命令来激活该Bank、Row，然后才能发送READ/WRITE命令并伴随要访问的Col，在满足相应的时间参数后DDR器件才将相应的数据送到DQ(数据线)端口上。如果第一个读/写命令后又有第二个读/写命令，根据该命令所要访问的Bank、Row不同，DDR控制器处理可能出现的三种情况：

(1)第二个命令与第一个命令访问相同的Bank、Row，直接发送READ/WRITE命令即可，请参阅图2。

(2)第二个命令与第一个命令访问相同的Bank，不同的Row，则首先要用PRECHARGE命令关闭第一个命令所访问的Row，然后再用ACTIVE命令激活第二个命令所访问的Row，最后才能发送READ/WRITE命令，请参阅图3。

(3)第二个命令与第一个命令访问不同的Bank、Row，那么首先要用ACTIVE命令激活第二个命令所访问的Bank、Row，然后发送READ/WRITE命令。与第二种情况不同的是少了一个PRECHARGE命令，请参阅图4。

从第二种和第三种情况可以看到，由于额外的PRECHARGE和ACTIVE命令的插入使得DQ上的数据不再连续，从而造成带宽上的浪费。通常DDR控制器的设计都是串行执行命令的，即前一个命令完成后，下一个命令才开始解析，因此会产生带宽浪费现象。

发明内容

本发明实施例的目的在于提供一种DDR控制器的实现方法，旨在解决现有技术中的PRECHARGE和ACTIVE命令的插入会造成带宽浪费的问题。

本发明实施例是这样实现的，一种DDR控制器的实现方法，所述方法包括下述步骤：

同时解析缓存的多个命令；

预判所述解析的每一命令访问的地址的Bank和Row与当前正在执行的命令的地址Bank和Row的关系，将PRECHARGE命令和ACTIVE命令提前发送。

本发明实施例还提供了一种DDR控制器，所述控制器包括：

命令解析单元，用于同时解析缓存的多个命令；

命令发送单元，用于预判所述命令解析单元解析的每一命令访问的地址的Bank和Row与当前正在执行的命令的地址Bank和Row的关系，将PRECHARGE和ACTIVE提前发送。

本发明实施例还提供了一种芯片，所述芯片包含上述DDR控制器。

本发明实施例通过同时解析缓存的多个命令，并预判上述解析的每一命令访问的地址的Bank和Row与当前正在执行的命令的地址Bank和Row的关系，将PRECHARGE命令和ACTIVE命令提前发送，使得原来串行发送的PRECHARGE命令和ACTIVE命令可以提前以并行的掩蔽在READ或者WRITE等期间，充分利用了DDR器件的带宽。

附图说明

图1是现有技术DDR传输的时序图；

图2是现有技术相同Bank，相同Row的DDR传输时序图；

图3是现有技术相同Bank，不同Row的DDR传输时序图；

图4是现有技术不同Bank的DDR传输时序图；

图5是本发明实施例一提供的DDR控制器的实现方法的实现流程图；

图6是本发明实施例二提供的串行发送PRECHARGE命令和ACTIVE命令的时序图；

图7是本发明实施例二提供的并行提前发送PRECHARGE命令和ACTIVE命令的时序图；

图8是本发明实施例三提供的状态转换机的状态转换图的示意图；

图9是本发明实施例四提供的DDR控制器的结构图。

具体实施方式