[发明专利]层间电介质层的平面化方法

说明书

技术领域

本发明涉及半导体器件的制造方法，具体地，涉及层间电介质(ILD)层的平面化方法。

背景技术

在集成电路的互连技术中，通常采用ILD层隔开金属布线层和半导体器件的有源层，并采用穿过ILD层的导电通道实现金属布线和半导体器件的有源区之间的电连接。

平整表面的ILD层有利于随后层的沉积和图案化，并且有利于金属布线与下层的半导体器件之间的电绝缘，有利于多次金属布线互连的形成，而且由于不含有孔洞等缺陷而提高了半导体器件的机械强度和可靠性。

为了形成平整表面的ILD层，在沉积ILD层之后，还需要对ILD层进行化学机械平面化(CMP)处理，从而使得制造工艺的复杂性和成本增加，特别是在隔离超小栅长的栅叠层结构的第一层隔离层上。

代替CMP处理，可以采用沉积共形绝缘层的方法，例如低温氧化物(LTO)层和位于LTO层上的旋涂玻璃(SOG)层的双层结构的ILD层结构，其中LTO层在大面积的晶片上形成共形的覆盖层，而SOG层进一步填充了表面形貌上的凹陷，从而可以获得大致平整的表面。

然后，为了进一步形成平整的表面，采用例如反应离子刻蚀的干法刻蚀对SOG层进行回刻蚀，以进行平面化。在反应离子刻蚀中通常采用三氟甲烷(CHF₃)和氧(O₂)的混合气体作为刻蚀气体。

在Shinichi Takeshiro等人的美国专利No.005316980A中，进一步提出采用三氟甲烷(CHF₃)和六氟乙烷(C₂F₆)的混合气体作为刻蚀气体，以使对有机SOG层的刻蚀速率小于对下层的SiO₂层的刻蚀速率，从而在下层的SiO₂层局部暴露的情形下仍然能获得平整的结构表面。

然而，上述现有的SOG层刻蚀方法实际上不能获得全局平整性。已经发现，在刻蚀过程中，SOG层在晶片中心位置的刻蚀速率小于晶片边缘位置的刻蚀速率，如下文所述，刻蚀后的SOG层的剖面形状为凸形。结果，晶片边缘的SOG层达不到所需的平整度而只能舍弃，这减小了可用于制造半导体器件的晶片面积。

发明内容

本发明的目的是提供一种层间电介质层的平面化方法，其中提高了全局平整度，从而提供了更大的可用晶片面积。

根据本发明，提供一种层间电介质层的平面化方法，包括：在晶片上方提供包括至少一个牺牲层和位于所述至少一个牺牲层下方的绝缘层的多层结构；对多层结构进行第一次反应离子刻蚀，其中控制反应室气压，使得对所述至少一个牺牲层位于晶片中央位置的部分的刻蚀速率大于位于晶片边缘位置的部分的刻蚀速率，以获得凹形刻蚀剖面；对多层结构进行第二次反应离子刻蚀，完全去除牺牲层以及去除绝缘层的一部分，以获得具有平整表面的绝缘层作为层间电介质层。

优选地，在第一次反应离子刻蚀和第二次反应离子之间还包括附加的反应离子刻蚀，其中控制反应室气压，使得对所述至少一个牺牲层位于晶片中央位置的部分的刻蚀速率小于位于晶片边缘位置的部分的刻蚀速率，以减小凹形刻蚀剖面的内凹程度。

本发明的方法采用两次反应离子刻蚀或三次反应离子刻蚀，对包含至少一个牺牲层和绝缘层的多层结构进行回刻蚀，以代替CMP处理。该方法不仅在ILD层上去除了共形特征，获得了局部平整度，而且利用对牺牲层的刻蚀特性，补偿了在晶片边缘对绝缘层的过刻蚀，在整个晶片上获得了全局平整度以及显著增加的晶片可用面积。

在回刻蚀之后的绝缘层具有平整的表面，从而不需要采用CMP进行处理，可以不需要使用昂贵的CMP设备，并且节省了工艺流程的时间，进而降低了器件的制造成本。

该平面化方法的两次或三次反应离子刻蚀可以在同一反应室中连续进行，其中针对每一次反应离子刻蚀采用特定的刻蚀气体、反应室气压、RF功率，从而简化了工艺流程。

而且，牺牲层材料可以选择本领域已知的适合于进行反应离子刻蚀的许多材料，甚至可以采用光抗蚀剂。与SOG材料相比，光抗蚀剂层的旋涂和烘干是简单的工艺，从而使得引入牺牲层导致的工艺复杂性进一步减小。

附图说明

图1示出了根据现有技术的后栅工艺在形成假栅后的半导体结构的截面示意图。

图2示出了在图1所示的半导体结构上沉积LTO层后的截面示意图。

图3示出了在图2所示的半导体结构上旋涂SOG层后的截面示意图。

图4示出了根据现有技术的刻蚀方法在回刻蚀SOG层后的半导体结构的截面示意图。