[发明专利]耗尽型MOS管电阻器及其形成方法

说明书

技术领域

本发明涉及一种电阻器及其形成方法，特别是涉及一种用于集成电路器件中的耗尽型MOS管电阻器及其形成方法。

背景技术

由于集成电路电阻器用于各种各样的集成电路器件中，所以就需要具有相对高的精度和/或相对大的电阻值的集成电路电阻器。如本领域技术人员所公认的，集成电路电阻器包括在集成电路衬底上制作一层具有一定电阻率导电层，两端用导线引出。通常，通过增大导电层的电阻率可以获得电阻值较大的电阻器。此外，也可通过增大电阻体的长度或减小电阻体的宽度来获得相对大的电阻值。

通常，用在集成电路器件中的电阻器导电层材料可由掺杂的单晶硅、掺杂的多晶硅或金属形成。然而，由于某些制造工艺上的原因，由EDMOS(耗尽型MOS管)所构成的电阻器可以提供较大的电阻值。

图1A示出现有技术中常规EDMOS结构的电阻器。图1B示出了图1A的电阻器的等效电路图。请参考图1A，常规的EDMOS电阻器(10)包括甲引出端(11)、乙引出端(12)、上极板层(13)、电阻体层(14)、介电层(15)及电阻衬底(16)。电阻体层(14)、介电层(15)、上极板层(13)依次堆叠布置在集成电路衬底(16)上。甲引出端(11)及乙引出端(12)对称地紧靠布置在电阻体层(14)的两侧。通常，甲引出端(11)及乙引出端(12)具有较小的电阻，以作为EDMOS电阻器(10)的引出端；电阻体层(14)具有较大的电阻值，作为EDMOS电阻器(10)的本体。通常，甲引出端(11)、乙引出端(12)、电阻体层(14)及衬底(15)可由掺杂的半导体形成，甲引出端(11)、乙引出端(12)及电阻体层(14)掺入同型杂质，衬底(16)掺入与之互补的杂质。通常，上极板层(13)可连接到用于提供具有预定电平的电压V的电源端子，而甲引出端(11)及乙引出端(12)可加上一定的偏压或信号，如图1B所示，EDMOS电阻器(10)具有预定的电阻值R。

对于此种电阻器，甲引出端(11)及乙引出端(12)可以看作是EDMOS管的源/漏极(S/D)，上极板层(13)可以看作是EDMOS管的栅极，衬底(16)可看作EDMOS管的衬底B。理想地，为了使用EDMOS电阻器的集成电路器件性能稳定，对于EDMOS电阻器(10)，电阻值R最好是与电压V的变化无关的恒定值。

然而，事实上，对于图1A的EDMOS电阻器，其电阻值R却难以恒定。图2示出了图1A的EDMOS电阻器的电压-电阻值特性的示意图。如图2所示，EDMOS电阻器(10)的电阻值R其实是随着电压V的变化而变化的。这种变化可分为两种情况：一种情况(21)是电阻值R随着电压V的增加而增加，而另一种情况(22)是电阻值R随着电压V的增加而减少。电阻值R随着电压V的变化是增加或是减少依赖于用于形成电阻体层(14)的材料的极性。例如，当EDMOS电阻器(10)的电阻体层(14)是P型扩散层时，电阻值R将会随着电压V的增加而增加，并且，电阻体层(14)的掺杂浓度越淡，这种变化越明显。这将导致使用EDMOS电阻器的集成电路器件性能无法稳定，换句话说，这种电阻值作为电压函数的实质性变化将会对其中使用EDMOS电阻器的集成电路器件的性能产生负面影响。

综上所述，可知先前技术的电阻器存在由于电阻值随电压变化而变化导致对使用该电阻器的集成电路器件的性能产生负面影响的问题，因此，实有必要提出改进的技术手段，来解决此一问题。

发明内容

为克服现有技术上述缺点，本发明的主要目的在于提供一种耗尽型MOS管电阻器及其形成方法，其通过设计包含反串/并连接的第一电阻器与第二电阻器，使得由于施加到电阻器两端电压的变化引起的电阻值的变化可以至少部分地通过第一电阻器和第二电阻器得到补偿，因而可获得更加稳定的电阻值，进而提高使用本发明电阻器的集成电路的稳定性。

为达上述及其它目的，本发明提供一种耗尽型MOS管电阻器，其包括在包括在集成电路衬底上对称反串联或反并联连接的第一电阻器和第二电阻器。

其中，第一电阻包括第一电阻体层、第一介质层、第一极板层、第一甲引出端及第一乙引出端，该第一电阻体层、该第一介质层及该第一极板层依次堆叠在该衬底上，该第一甲引出端与该第一乙引出端紧靠布置在该第一电阻体层的两侧；以及

第二电阻器，包括第二电阻体层、第二介质层、第二极板层、第二甲引出端及第二乙引出端，该第二电阻体层、该第二介质层及该第二极板层依次堆叠在该衬底上，该第二甲引出端与该第二乙引出端紧靠布置在该第二电阻体层的两侧。