[发明专利]半导体集成电路器件制造方法

说明书

相关申请的交叉引用

包括说明书、说明书附图和说明书摘要、于2009年12月1日提交的第2009-273241号日本专利申请的公开内容通过整体引用结合于此。

技术领域

本发明涉及一种在应用于半导体集成电路器件(或者半导体器件)制造方法中的光刻技术时有效的技术。

背景技术

在日本待审专利公开号Hei 5(1993)-326358(专利文献1)中公开了如下技术，在该技术中使用具有相互正交的相应带状光屏蔽部分的两个掩模将一个负性抗蚀剂膜曝光两次以便防止接触孔的拐角部分的形状圆化。

在日本待审专利公开号Hei 9(1997)-289153(专利文献2)中公开了如下技术，在该技术中在使用多晶硅化物栅极电极和与之邻近的按照多晶硅化物图案的正性抗蚀剂的光刻加工中，使用具有不同屏蔽图案的两个掩模将一个负性抗蚀剂膜曝光两次以便防止图案的拐角部分的形状圆化。

在日本待审专利公开号Hei 11(1999)-121701(专利文献3)中公开了如下技术，在该技术中与NOR型半导体存储器器件的浅沟槽隔离(STI)区域的光刻关联，为了避免矩形图案的端部由于邻近效应而圆化，使用硬掩模图案和由与之正交的抗蚀剂膜形成的线和间隔图案作为抗蚀掩模来对硅衬底进行干法蚀刻并且由此形成有沟槽。

在日本待审专利公开号2006-49737(专利文献4)或者与之对应的美国专利公开号2009-122609(专利文献5)中公开了如下技术，在该技术中在具有分裂栅极闪存单元(具有金属氧化物氮化物氧化物半导体(MONOS)结构或者硅氧化物氮化物氧化物硅(SONOS)结构)的闪存中防止经由源极区域向与选择写入的存储器单元相邻的未选存储器单元施加写扰动。

在日本待审专利公开号2009-54707(专利文献6)或者与之对应的美国专利公开号2009-050956(专利文献7)中公开了如下技术，在该技术中在具有分裂栅极闪存单元(使用MONOS结构或者SONOS结构)的闪存中提高在根据源极侧注入(SSI)方法的写入期间的抗扰性。

[现有技术文献]

[专利文献]

[专利文献1]

日本待审专利公开号Hei 5(1993)-326358

[专利文献2]

日本待审专利公开号Hei 9(1997)-289153

[专利文献3]

日本待审专利公开号Hei 11(1999)-121701

[专利文献4]

日本待审专利公开号2006-49737

[专利文献5]

美国专利公开号2009-122609

[专利文献6]

日本待审专利公开号2009-54707

[专利文献7]

美国专利公开号2009-050956

发明内容

在结构为具有共同栅极的多个晶体管单元以阵列布置的半导体集成电路器件中，在构图浅沟槽隔离(STI)区域的步骤中，具有横向伸长的矩形形状的STI图案需要在纵向方向上形成为重复图案。当矩形形状的最小尺度与曝光波长(曝光光束或者电磁波的波长)为相同级别或者更短时，邻近效应在矩形形状的端部变得明显从而增加图案的变形。担心这样的图案变形可能影响器件参数，比如纵向地穿越端部附近的存储器栅极的栅极宽度。

已经实现本发明以便解决这些问题。

本发明的目的在于提供一种可靠性高的半导体集成电路器件的制造工艺。

根据本说明书和附图中的陈述将清楚本发明的上述和其它目的以及新颖特征。

下文是在本申请中公开的本发明的一个有代表性的方面的概况简述。

也就是说，根据本发明的一个方面，在半导体存储器等的存储器单元阵列等的曝光中，当通过曝光向负性抗蚀剂膜上转移用于蚀刻STI沟槽区域的成组单位开口(其中用于蚀刻各自具有矩形形状的STI沟槽区域的单位开口布置成行和列)时适当地使用多曝光，该多曝光包括第一曝光步骤(该步骤使用第一光学掩模，该第一光学掩模具有在列方向上延伸的成组第一线状开口)和第二曝光步骤(该步骤使用第二光学掩模，该第二光学掩模具有在行方向上延伸的成组第二线状开口)(其中可以先进行第一曝光步骤或者第二曝光步骤)。

下文是在本申请中公开的本发明的有代表性的方面可实现的效果的简述。