[发明专利]具有片内终结结构的半导体设备和在其中执行的终结方法

权利要求书

1.一种半导体设备，包括：

校准电路，被配置为响应于参考电压和与外部电阻器相连的校准端的电压来生成校准代码；以及

片内终结器，被配置为响应于所述校准代码和片内终结控制信号来控制数据输入/输出垫片的终结电阻，其中所述数据输入/输出垫片的终结电阻大于所述校准端的电阻。

2.根据权利要求1所述的半导体设备，其中所述片内终结器被配置为基于包括在所述片内终结器的晶体管中的栅极手指的数量来控制所述数据输入/输出垫片的终结电阻。

3.根据权利要求1所述的半导体设备，其中所述片内终结器被配置为基于所述片内终结器的电阻来控制所述数据输入/输出垫片的终结电阻。

4.根据权利要求1所述的半导体设备，其中所述片内终结器包括：

多个片内终结单元，与所述数据输入/输出垫片相连，并具有与所述外部电阻器的电阻的N倍相应的电阻，其中N表示等于或大于1的自然数；以及

控制单元，被配置为响应于所述片内终结控制信号来激活多个片内终结单元。

5.根据权利要求4所述的半导体设备，其中所述多个片内终结单元中的至少一个包括：

上拉电阻单元，被配置为响应于上拉校准代码而具有与所述外部电阻器的电阻的两倍相应的电阻；以及

下拉电阻单元，被配置为响应于下拉校准代码而具有与所述外部电阻器的电阻的两倍相应的电阻。

6.根据权利要求1所述的半导体设备，其中所述片内终结器包括：

至少N个第一片内终结单元，与所述数据输入/输出垫片相连，并具有与所述外部电阻器的电阻的N倍相应的电阻，其中N表示等于或大于1的自然数；

多个第二片内终结单元，与所述数据输入/输出垫片相连，并具有与所述外部电阻器的电阻的一半相应的电阻；以及

控制单元，被配置为响应于所述片内终结控制信号来激活多个第一和第二片内终结单元。

7.根据权利要求6所述的半导体设备，其中所述第一片内终结单元中的至少一个包括：

上拉电阻单元，被配置为响应于上拉校准代码而具有与所述外部电阻器的电阻的2N倍相应的电阻；以及

下拉电阻单元，被配置为响应于下拉校准代码而具有与所述外部电阻器的电阻的2N倍相应的电阻。

8.根据权利要求6所述的半导体设备，其中所述第二片内终结单元中的至少一个包括：

上拉电阻单元，被配置为响应于上拉校准代码而具有所述外部电阻器的电阻；以及

下拉电阻单元，被配置为响应于下拉校准代码而具有所述外部电阻器的电阻。

9.根据权利要求1所述的半导体设备，其中所述校准电路包括：

第一比较单元，被配置为将所述校准端的电压与所述参考电压相比较，并基于所述校准端的电压与所述参考电压的比较来输出所述校准代码的上拉校准代码；

第一上拉电阻单元，与所述校准端相连，并被配置为响应于所述上拉校准代码来控制所述第一上拉电阻单元的电阻以等于所述外部电阻器的电阻；

第二上拉电阻单元，与第一节点相连，并被配置为响应于所述上拉校准代码来控制所述第二上拉电阻单元的电阻以等于所述第一上拉电阻单元的电阻；

第二比较单元，被配置为将第一节点的电压与所述参考电压相比较，并基于所述第一节点的电压与所述参考电压的比较来输出所述校准代码的下拉校准代码；以及

下拉电阻单元，与所述第一节点相连，并被配置为响应于所述下拉校准代码来控制所述下拉电阻单元的电阻以等于所述第二上拉电阻单元的电阻。

10.根据权利要求9所述的半导体设备，其中第一和第二上拉电阻单元以及所述下拉电阻单元中的每一个具有N个电阻器，N个电阻器中的每一个具有所述外部电阻器的电阻的N倍的电阻并且相互并联。

11.根据权利要求1所述的半导体设备，其中所述半导体设备是存储器设备。

12.根据权利要求11所述的半导体设备，其中所述存储器设备是从包括RAM、SDRAM、DDR SDRAM、RDRAM、VRAM、SRAM、闪存存储器、EPROM、EEPROM和PRAM的集合中选择的一个。