[发明专利]ⅢA族氮化物半导体晶体的制造方法和ⅢA族氮化物半导体衬底的制造方法

说明书

本申请基于2010年1月13日提交的日本专利申请2010-004818，将其全部内容引入本文作为参考。 

技术领域

本发明涉及IIIA族氮化物半导体晶体的制造方法和IIIA族氮化物半导体衬底的制造方法。

背景技术

例如氮化镓(GaN)、氮化镓铟(InGaN)和氮化铝镓(AlGaN)等IIIA族氮化物半导体作为用于蓝光发光二极管(LED)和激光二极管(LD)的材料而受到关注。进而，通过利用其优良的耐热性能和耐环境性能等特性，已经开始将II族氮化物半导体应用于电子器件的元件的应用和开发。

为了获得上述器件的高性能，降低外延层的晶体缺陷是非常重要的。近年来，通过HVPE(氢化物气相外延法)开发了高品质的GaN衬底，其正在得到普及，主要是用于下一代DVD用的激光二极管。

FIELO(晶面起始的外延侧向生长，Facet-initiated epitaxial lateral overgrowth)作为GaN衬底位错密度的降低手段是众所周知的(例如，参见文献1)。在FIELO中，当在形成倾斜晶面的同时生长GaN时，位错被所述晶面弯曲，因此可以抑制生长方向上位错的传播。例如，文献2公开了一种降低位错的技术，该技术完全应用了FIELO的原理。使用FIELO的该方法是一种如下的技术：其中维持了倾斜晶面，并在倾斜晶面上形成厚膜，由此将位错集中在特定的部分，并且局部降低了其它部位的位错。

(文献1)A.Usui，H.Sunakawa，A.Sakai和A.A.Yamaguchi：Jpn.J.Appl.Phys.，36(1997)，L899

(文献2)K.Motoki，T，Okahisa，N.Matsumoto，M.Matsushima，H.Kimura，H.Kasai，K.Takemoto，K.Uematsu，T.Hirano，M.Nakayama，S.Nakahata，M.Ueno，D.Hara，Y.Kumagai，A.Koukitu和H.Seki：Jpn.J.Appl.Phys.，40(2001)，L140

但是，由上述常规方法制造的GaN衬底(substrate)还有很大的改善余地。制造成本的降低尤其是亟待解决的最大问题。这是因为对于每个GaN衬底均需要制备基板(base substrate)，因而导致了高成本。为了解决这个问题，研究了引起GaN高速生长法，GaN多个晶片生长法，以及引起厚GaN的锭块(bulk ingot)生长并立即从该锭块切出多个GaN晶片的锭块法(bulk method)。最重要的是，所述锭块法是非常值得期待的，因为可以制造具有除了C面以外的任意晶面的衬底，目前具有C面的衬底是可获得的。

但是，生长GaN锭块绝对是不容易的。特别是裂纹的问题非常严重。当GaN晶体长厚时，在生长过程中由于某些原因会产生微裂纹，导致了极其粗糙的表面。在这样粗糙表面上生长的GaN具有极高的缺陷密度，并且不能投入实际使用。随着生长速度的加快，这样的趋势非常显著。在相对较慢的约100μm/小时的生长速度的情况下，微裂纹的问题还不是那么显著，事实上已经报道了无裂纹、直径为2英寸且厚度约为5.8mm的GaN锭块的制造(Kubo等人，关于III-氮化物生长的第二次国际专题讨论会(2008)，发表号I-TU-5，“通过HVPE生长的块状GaN晶体”)。但是，超过约100μm/小时的高生长速度就会带来产生裂纹的大问题。在GaN锭块的生长中，GaN生长的极其厚。因而，虽然从经济的观点来看高的生长速度是有利的，但这样的高速厚膜生长存在非常大的问题。

而且，降低位错密度也是一个重要的课题。目前市场上供应的GaN衬底的位错密度约为10⁶cm^-2。需要进一步降低位错密度，以进一步增加氮化物半导体器件的潜力。已知位错密度随着GaN长厚而降低。通过这样的GaN厚膜生长使位错减少，其被认为是由于下述原因造成的：相反符号的伯格斯矢量的位错之间吸引，因而它们之间缓缓接近，使位错结合并消失。随着位错密度的降低，通过这种机理的位错密度的降低速度变得极其缓慢。因而考虑原因如下。当位错密度降低时，位错之间的距离变大，并且位错之间的吸引力减弱。