[发明专利]一种芯片设计中减少拥塞的方法和系统

说明书

技术领域

本发明一般涉及集成电路芯片设计，更具体地，本发明涉及一种芯片设计中减少拥塞的方法和系统。

背景技术

目前的大规模集成电路经常包含超过百万个逻辑门。芯片内部器件(Cell)的放置和连接变得越来越困难。图1A示出了现有集成电路芯片的空间结构，由图1A可见，芯片的底部是由晶体管组成的基本层(Base Layer)，上层是由金属连线组成的金属层。

如果在芯片的特定区域，金属层提供的走线资源少于需要的走线资源，就称为“拥塞”。通常，设计人员使用拥塞矩阵或者拥塞图来描述拥塞的严重程度以及拥塞在芯片上的位置。图1B示出了一个拥塞矩阵和拥塞图的示例。如图2B，左边是拥塞图，一般是一个彩色的图，这里转化成黑白图。拥塞图通常根据红橙黄绿青蓝紫的顺序描述拥塞严重程度，红色表示拥塞最严重，橙色、黄色、绿色、青色……拥塞严重程度依次减弱。在图1B右边的拥塞矩阵统计数据中，将区域分成若干个小方块，每个小方块中可容纳若干条根线，小方块的某个边沿拥有一定数量的连线资源，在这个边沿上的连线需求比上连线资源得到了一个百分比的数值用于表示拥塞程度，每条连线都会经过若干个边沿，连线的拥塞程度可以用它所经过的拥塞最严重(百分比数值最大)的那个边沿的百分比数值表示。第一栏数据表明拥塞程度，第二栏就是达到该拥塞数值的小方块的边沿的数量，第三栏是达到该拥塞数值的连线数量。过于严重的拥塞会造成没有足够的走线空间，使得设计的芯片没有办法布线。因此，芯片设计过程中，需要减少拥塞，使得设计出的集成电路的拥塞图中颜色较浅，并且拥塞矩阵中第一栏的数据满足一定要求，例如，全部低于100％或者90％，等等。

现有的集成电路设计中减少拥塞的方法包括如下几种：

第一类方法：这一类方法是设计完成布局(full placement)后，从物理上对设计进行改变，例如改变器件的位置和形状，使得走线资源的需求分布更均衡。具体包括：

(1)膨涨法(Inflation)：该方法如图2所示，在拥塞的区域使用功能完全一样、但驱动能力更大的器件来代替原来的驱动能力小的器件。驱动能力越大的器件其宽度越大，管脚距离越大，使得单位面积的管脚密度降低，器件间走线的距离被膨涨开，可以降低拥塞；另外该方法使用驱动能力大的器件还能够使走线选择的金属层更多，能够更加平衡使用金属层资源。该方法的缺点在于如果金属层中每一层金属的拥塞都很大，该方法的用处就很有限。

(2)扩展法(Spreading)：该方法如图3所示，在拥塞的区域将原来的器件向四周扩散，分布到更大的区域，这样，单位面积走线的需求降低，并且扩大的面积使得走线资源也扩大了，可以引入更多的走线资源，来解决拥塞问题。该方法的缺点就是走线变得更长，在连线比较复杂时，作用也有限。

(3)减少交叉线法(De-cross)：该方法如图4所示，在该方法中，可以通过交换管脚的连接关系来使得交叉走线变成平行走线，从而减少不同器件之间的连线交叉，来减少拥塞。但是如果拥塞是由于器件的高管脚密度造成的，这种方法用处不大。

第二类方法：这类方法通过重写RTL编码，或者重做从RTL/GTECH编码到门级映射，选择更好的避免拥塞的门级结构来减少芯片设计的拥塞问题，图5示意性地示出了这种方法的一个实例。RTL编码是集成电路的高级编程语言，集成电路的设计过程首先进行RTL编码(RTL coding)，然后通过使用集成电路设计工具(例如synopsys design compiler)，将RTL编码编译成门级的网表，网表中包含芯片的器件及连接关系，这个过程称为综合，然后在进行芯片器件的摆放(Plcement)，再分析拥塞。在图5中，左边是对于同一段功能的不同RTL编码，右边是各个代码对应的器件及其连接关系。当使用左上的一段RTL代码时，如果发现出现拥塞，可以使用左下的RTL代码替代，因为左下的RTL代码对应的器件及其连接关系中，需要的走线更少，更有利于减少拥塞。但是，在集成电路设计过程中，前端写RTL的设计人员和后端的布线人员往往是不同的设计人员，上述方法一般需要不同的设计人员之间合作，并且设计出的布局还要反复验证拥塞是否满足要求，如果不满足，还要回到RTL编码，多次叠代，造成设计周期较长。

发明内容