[发明专利]极性驱动的动态片内终结

权利要求书

1.一种集成电路，包括：

输入/输出(I/O)电路，其用于接收命令；

片内终结(ODT)管脚，其用于接收一个或多个ODT信号；以及

耦合到所述ODT管脚的控制逻辑，所述控制逻辑用于至少部分实现在所述ODT管脚上复用ODT激活信号和ODT值选择信号，所述控制逻辑还用于至少部分基于所述命令控制终结长度。

2.根据权利要求1所述的集成电路，还包括：

与所述控制逻辑和所述I/O电路耦合的终结电阻电路，所述终结电阻电路用于为所述I/O电路动态地提供主要ODT电阻和辅助ODT电阻中的一个。

3.根据权利要求2所述的集成电路，其中所述控制逻辑包括：

ODT激活逻辑，其用于在第一时钟期间检测所述ODT管脚上的ODT激活信号；以及

ODT值选择逻辑，其用于在第二时钟期间检测所述ODT管脚上的ODT值选择信号并至少部分基于所述ODT值选择信号选择第一ODT值和第二ODT值中的一个。

4.根据权利要求3所述的集成电路，其中所述ODT激活逻辑还用于对所述命令进行解码并至少部分地基于所述命令确定终结长度。

5.根据权利要求3所述的集成电路，还包括：

第一寄存器，其用于包含所述主要ODT值；以及

第二寄存器，其用于包含所述辅助ODT值。

6.根据权利要求5所述的集成电路，其中所述ODT值选择逻辑用于：

如果所述ODT值选择信号为逻辑1，则从所述第一寄存器选择所述主要ODT值；并且

如果所述ODT值选择信号为逻辑0，则从所述第二寄存器选择所述辅助ODT值。

7.根据权利要求2所述的集成电路，其中所述命令包括相关的突发长度(BL)，此外其中用于至少部分基于所述命令控制所述终结长度的所述控制逻辑包括：

用于至少部分基于所述突发长度(BL)确定所述终结长度的控制逻辑。

8.根据权利要求7所述的集成电路，其中用于至少部分基于所述突发长度(BL)确定所述终结长度的所述控制逻辑包括：

用于至少部分基于表达式(BL/M)+N确定所述终结长度的控制逻辑。

9.根据权利要求8所述的集成电路，其中M和N等于2。

10.根据权利要求1所述的集成电路，其中所述集成电路包括存储器件。

11.一种方法，包括：

在第一时钟在集成电路的输入/输出(I/O)电路上接收命令；

在所述第一时钟在所述集成电路的片内终结(ODT)管脚上接收ODT激活信号；

在第二时钟在所述集成电路的所述ODT管脚上接收ODT值选择信号；

至少部分基于来自外部控制器的命令确定终结长度；以及

在基本上等于所述终结长度的时间段内为所述I/O电路提供终结电阻。

12.根据权利要求11所述的方法，其中所述第二时钟在所述第一时钟之后。

13.根据权利要求11所述的方法，还包括：

至少部分地响应于接收所述ODT值选择信号来选择ODT值。

14.根据权利要求13所述的方法，其中至少部分地响应于接收所述ODT值选择信号来选择所述ODT值包括：

如果所述ODT值选择信号为逻辑1，则选择主要ODT值；以及

如果所述ODT值选择信号为逻辑0，则选择辅助ODT值。

15.根据权利要求11所述的方法，其中至少部分基于来自所述外部控制器的所述命令确定所述终结长度包括：

对所述命令进行解码；

确定与所述命令相关联的突发长度(BL)；以及

至少部分基于与所述命令相关联的突发长度确定所述终结长度。

16.根据权利要求15所述的方法，其中至少部分基于与所述命令相关联的突发长度确定所述终结长度包括：

至少部分基于所述表达式(BL/M)+N确定所述终结长度。