[发明专利]双分离栅快闪存储器阵列的列译码电路

说明书

技术领域

本发明涉及半导体技术领域，更具体的，本发明涉及一种双分离栅快闪存储器阵列的列译码电路。

背景技术

作为一种集成电路存储器件，快闪存储器具有电可擦写存储信息的功能，因此，快闪存储器被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常的，依据栅极结构的不同，快闪存储器分为堆叠栅极快闪存储器及分离栅极快闪存储器两种类型，这两种快闪存储器都需要将存储单元以适合本身操作的阵列进行排布，每一存储单元都用来储存单一位的数据。这种快闪存储器的存储阵列需要场氧化层或沟槽式绝缘层来分离存储单元，同时，为了提高快闪存储器的擦写效率，需要较大面积的存储单元才能得到高电容耦合比，因此，所述快闪存储器存储单元的面积较为庞大，无法有效提高存储密度。

为了提高快闪存储器的存储密度，美国专利US5414693提供了一种双分离栅结构的快闪存储器。如图1所示，所述双分离栅快闪存储器包括两个对称分布的存储位，其中，第一存储位包括第一电极101、第一控制栅极103、第一浮栅105以及所述第一浮栅105下方的第一沟道区107；第二存储位包括第二电极109、第二控制栅极111，第二浮栅113以及所述第二浮栅105下方的第二沟道区115；此外，所述双分离栅快闪存储器还包含有位于第一沟道区107及第二沟道区115间的中间沟道区117，以及所述第一控制栅极103、第二控制栅极111与中间沟道区117上的中间电极119。通过在所述双分离栅快闪存储器的各个电极上加载不同的驱动信号，所述第一存储位与第二存储位即可以独立的进行读、写操作。

然而，由于所述双分离栅快闪存储器包含有两个存储位，在对所述双分离栅快闪存储器构成的存储阵列进行读写操作时，必须对与各个电极连接的字线、位线及栅控制线进行合适的选择，以避免同一存储单元的不同存储位相互影响，或者不同存储单元间的相互影响。特别的，所述双分离栅快闪存储器的第一电极与第二电极间必须形成稳定的电势差，以形成稳定的读、写电流，防止数据的存储与读出操作出错。因此，需要提供一种适于所述双分离栅快闪存储器阵列的列译码电路，以便向被选定操作的存储单元的第一电极及第二电极提供驱动信号。

发明内容

本发明解决的问题是提供一种双分离栅快闪存储器阵列的列译码电路，以较为简单的电路结构实现存储单元的选择。

为解决上述问题，本发明提供了一种双分离栅快闪存储器阵列的列译码电路，包括预译码单元及位线组单元，其中：

所述预译码单元用于接收外部输入的地址信号，基于所述地址信号形成开关控制信号并提供给位线组单元；

所述位线组单元包含有多根连接外部驱动单元与存储阵列的位线及多个控制开关，所述位线包含有连接至存储阵列的多个位线分路与连接线，所述连接线与位线分路分别由对应控制开关控制；所述位线组单元中的控制开关基于预译码单元提供的开关控制信号，选择导通对应的位线分路及连接线，从而实现外部驱动单元与存储阵列的连接。

本发明具有以下优点：

1.以较为简单的电路结构实现了存储阵列中不同存储列的位线复用，从而减小了列译码电路的面积，并降低存储器的成本。

2.采用四根位线对所述双分离栅快闪存储器进行驱动，有效抑制了相邻存储单元对被选择存储单元的干扰，降低了存储器的出错率。

附图说明

图1是现有技术双分离栅快闪存储器的剖面结构示意图。

图2是一种双分离栅快闪存储器阵列的示意图。

图3是本发明双分离栅快闪存储器阵列及列译码电路实施例的示意图。

图4是本发明双分离栅快闪存储器阵列的列译码电路的一种电路实例图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有技术的双分离栅快闪存储器阵列的每一存储单元均包含有两个存储位，为了避免存储位之间及相邻存储单元之间的干扰，所述双分离栅快闪存储器阵列的驱动方法较为复杂。

图2是一种双分离栅快闪存储器阵列的示意图。如图2所示，所述双分离栅快闪存储器阵列包含有阵列排布的多个存储单元，以及用于选择所述存储单元并提供驱动信号的多根位线、字线以及控制栅线。