[发明专利]一种集成电路及其中的电容

说明书

技术领域

本发明涉及集成电路设计及制造工艺，具体涉及一种电容。

背景技术

在集成电路设计制造领域，电路当中会经常使用到电容。随着集成电路加工制造技术的发展，集成电路中器件尺寸日益缩小，相应的加工精度和电路器件的集成度也越来越高。尤其对于高精度的模拟集成电路，电容匹配程度的要求往往更高。

在集成电路设计制造领域，由于电路器件都是在晶圆上加工制造的，因此在电路设计阶段就必须为各电路器件之间的连接线预留空间和位置。对于集成电路中常见的场效应管等器件，由于其工作性能较少受到周边连接关系的影响，因此其连接线的设计通常比较简单。而对于电路器件当中的电容，由于晶圆加工方式决定了其上下极板位于不同的平面当中，因此电容与其它电路器件进行连接时，常常需要在电容周边设置连接孔等结构以满足电路器件间连接的需要，同时，对于电容来说，其器件的性能指标又较容易受到其周边结构的影响(这种现象通常称为电容的边界效应)，因此，由于生产加工工艺和电路连接关系带来的电容的边界效应往往成为电容匹配时面临的最大难题。

如前所述，由于电容边界效应的存在，如何选择上下极板与其它器件的连接方式以及连接孔的位置选取都是会影响电容性能指标的非常重要的因素。例如，对于晶圆中加工得到的多个电容组成的电容矩阵来说，其剖面图如图1所示，本领域技术人员应当理解，为了便于清晰展示电容结构，图中省略了与电容结构无关的其它特征：

在图1中，左斜线所示的区域为电容的上极板，右斜线所示的区域为电容的下极板，由图中容易看出，所述上极板和下极板位于不同的平面当中，上下极板间的交叉线所示区域为低介电常数或绝缘介质填充层，则由上极板、下极板和中间的介质层组成一个电容，为了便于描述，下面将图中由左到右的三个电容分别称为电容C1、C2和C3。容易理解，图1中的3个电容仅为举例，在实际应用中，晶圆的同一层当中可能同时加工出更多个电容并排排列。此外，为了便于对电容的大小和工作性能进行统一，现有技术中，各电容的上下极板面积的大小、上下极板间的距离和不同电容之间的间距都是经过预先计算和设计，并且统一加工制造的。这种设计和制造电容的方式通常称为均匀矩阵方式——即，电容的大小、间距和形状尽量完全一致，以保证电容的准确匹配和电容实际值与设计值的契合程度。若电容的大小不一致，或相邻电容之间的间距不等，或者形状不尽相同，则电容的边界效应就会使制造出的电容的实际值与设计值有偏差，进而影响整个集成电路的性能。

图2～图4示出了现有技术中，电容与集成电路中的其它电路器件进行连接时，上下极板的连接点及连接孔位置选取方式的示意图。以下分别具体说明：

图2为现有技术中一种常见的将电容与其它电路器件进行连接的剖面结构示意图：假设根据某个电路设计时确定的连接关系，电容C2需要与位于该电容下方的电路(可能是某个电路器件，也可能是多个电路器件组成的电路单元)EP连接，其中，C2的上极板需要连接到EP的一个连接点EP1、C2的下极板则需要连接到EP的另一个连接点EP2。

电容C2与EP位于晶圆中不同的平面当中，而根据集成电路的加工工艺可知，此时不同层之间使用低介电常数介质或者绝缘材料进行隔离。由于C2与EP之间需要进行连接，因此在进行电路加工制造时，对于C2的下极板，需要有刻蚀出的通孔H2(也称为连接孔)用以连接所述下极板和EP2；而对于C2的上极板，则需要预先在设计制造C1、C2和C3时，拉大C1、C2和C3之间的间距，从而为C2的上极板与EP1之间的通孔H1预留出空间，图2中点状阴影所示区域即为所述通孔H1和H2。

需要指出的是，由于相关集成电路和晶圆加工工艺及流程不属于本文讨论的范围，因此，上述对于连接孔及电容间距等的描述只是从最终形成的电路的连接关系的角度说明此时各电容之间的位置关系以及所述电容与其它器件进行连接的结构，而不是对所述电路结构的加工过程按实际加工流程所进行的叙述，熟悉集成电路设计制造过程的本领域技术人员不应对相关描述做出其它理解。

在图2所示的结构中，由于电容间间距增大，就会不可避免的导致晶圆面积的增大或者相同晶圆面积上能够加工得到的电容数量的减少，一方面浪费了宝贵的晶圆面积、不利于提高器件集成度和降低成本，另一方面，由于电路中的各电容连接关系并不完全相同——比如图2中可能只有C2需要进行这种形式的电路连接，这就会造成每个电容周边打孔的情况相比于其它电容并不完全相同，从而使得各电容的边界效应明显，而电容的边界效应又会进一步导致各电容的性能指标相比于其设计指标发生变化，使得电容的匹配偏离电路的预先设计，从而难以满足电路实际工作的要求。