[发明专利]一种实现V.24接口复用器固定转发时延的装置

说明书

技术领域

本发明属于复用器固定转发时延技术，具体涉及一种实现V.24接口复用器固定转发时延的装置。

技术背景

V.24接口到成帧E1数据复用器的原理是：利用成帧E1的30个数据时隙(CAS方式)或者31个数据时隙(CCS方式)中的1～2个时隙将V.24接口的数据复用到E1传输链路上，在对端用相反的方式将V.24数据从成帧E1的时隙中取出并还原。V.24信号可以是同步信号，速率为64kbps或者128kbps，也可以是异步信号，速率为100bps到19200bps之间，可以是标准波特率或者自定义的速率。

V.24接口符合ITU-T V.24标准，E1符合ITU-T G.703、G.704标准。

传统的复用器能保证V.24数据在E1线路上无误码传输，问题在于：V.24数据由64KHz或者128KHz抽样，然后复用到E1的指定时隙，在这个过程中，V.24数据传输的时刻与E1帧传输的时刻没有直接关系，从而导致传输时延不能保证。具体表现在：同型号的两台复用器，两者的转发时延不相同；同一台复用器，每两次上电其转发时延也不一致，在极端情况下，转发时延变化在125uS(一个E1帧周期)。在需要固定转发延时的场合，传统的复用器不能适用。

发明内容

本发明的目的在于克服现有技术的不足，提出了一种实现V.24接口复用器固定转发时延的装置，使从V.24到E1的传输时延抖动控制在1uS内，有效降低端到端的时延补偿误差，实现网内时钟同步。

为了实现本发明的目的，采用的技术方案如下：

一种实现V.24接口复用器固定转发时延的装置，包含以下模块：

PLL锁相环倍频/分频模块；

边沿/码型捕获模块；

计数器/时钟发生器模块一；

V.24/E1复用模块；

E1接口模块——NRZ码/HDB3码变换；

E1接口模块——HDB3码/NRZ码变换；

E1时钟/帧同步恢复模块；

E1/V.24解复用模块；

以及计数器/时钟发生器模块二。

所述PLL锁相环倍频/分频模块与外部时钟2MHz相连，为边沿/码型捕获模块和计数器/时钟发生器模块一提供所需的8MHz时钟。

所述边沿/码型捕获模块与V.24码流相连，利用8MHz时钟对V.24码流边沿进行采样，采样结果作为码型同步信号触发计数器/时钟发生器模块一清零。

所述计数器/时钟发生器模块一与PLL锁相环倍频/分频模块和边沿/码型捕获模块连接，利用8MHz时钟产生三种内部时钟，并利用码型同步信号对计数器清零，达到各内部时钟相位同步的效果。

所述V.24/E1复用模块与V.24码流相连，将V.24数据复用到E1的指定时隙进行传输。

所述E1接口模块——NRZ码/HDB3码变换与V.24/E1复用模块和计数器/时钟发生器模块一相连，利用E1发送时钟4MHz和E1发送帧同步8KHz将PCM码流的码型从NRZ码变换成HDB3码，发送到E1传输线。

所述E1接口模块——HDB3码/NRZ码变换从E1传输线接收数据，将HDB3码变换成NRZ码，完成码型变换。

所述E1时钟/帧同步恢复模块与E1传输线相连，从E1信号产生线路恢复时钟2MHz和线路恢复帧同步8KHz，

所述E1/V.24解复用模块与E1接口模块——HDB3码/NRZ码变换和计数器/时钟发生器模块二相连，利用V.24发送时钟64KHz/128KHz从PCM码流的指定时隙恢复出V.24数据。

所述计数器/时钟发生器模块二与E1时钟/帧同步恢复模块相连，利用线路恢复时钟2MHz进行计数产生V.24发送时钟64KHz/128KHz，并且利用线路恢复帧同步8KHz对计数器进行清零，使V.24发送时钟64KHz/128KHz和线路恢复帧同步8KHz相位同步。

本发明同时要求V.24信号电平转换(RS232<->TTL)集成电路的转换时延小于0.2uS，避免恶化整体转发时延指标。

本发明的技术特点体现在：V.24接口到E1接口的传输时延抖动控制在1uS内，有效降低端到端的时延补偿误差，实现网内时钟同步。

附图说明

图1为本发明的结构示意图；

图2为本发明的两台设备对接组网应用示意图。

具体实施方式

下面结合附图对本发明做进一步的说明。